1.異步電路和同步時序電路的區別
異步電路:
● 電路核心邏輯有用組合電路實現;
● 異步時序電路的最大缺點是容易產生毛刺;
● 不利於器件移植;
● 不利於靜態時序分析(STA)、驗證設計時序性能。
同步時序電路:
● 電路核心邏輯是用各種觸發器實現;
● 電路主要信號、輸出信號等都是在某個時鐘沿驅動觸發器產生的;
● 同步時序電路可以很好的避免毛刺;
● 利於器件移植;
● 利於靜態時序分析(STA)、驗證設計時序性能。
2.同步設計中,穩定可靠的數據採樣必須遵從以下兩個基本原則
● 在有效時鐘沿到達前，數據輸入至少已經穩定了採樣寄存器的Setup時間之久，這條原則簡稱滿足Setup時間原則；
● 在有效時鐘沿到達後，數據輸入至少還將穩定保持採樣寄存器的Hold時鐘之久，這條原則簡稱滿足Hold時間原則。
3.同步時序設計注意事項
● 異步時鐘域的數據轉換。
● 組合邏輯電路的設計方法。
● 同步時序電路的時鐘設計。
同步時序電路的延遲。同步時序電路的延遲最常用的設計方法是用分頻或者倍頻的時鐘或者同步計數器完成所需的延遲，對比較大的和特殊定時要求的延時，一般用高速時鐘產生一個計數器,根據計數產生延遲；對於比較小的延遲，可以用D觸發器打一下，這樣不僅可以使信號延時了一個時鐘週期，而且完成了信號與時鐘的初次同步。在輸入信號採樣和增加時序約束餘量中使用。
另外,還有用行為級方法描述延遲,如“#5 a《=4’0101;”這種常用於仿真測試激勵,但是在電路綜合時會被忽略,並不能起到延遲作用。
Verilog 定義的reg型，不一定綜合成寄存器。在Verilog代碼中最常用的兩種數據類型是wire和reg型，一般來說,wire型指定的數據和網線通過組合邏輯實現，而reg型指定的數據不一定就是用寄存器實現。
4.常用設計思想與技巧
● 乒乓操作;
● 串並轉換;
● 流水線操作;
● 異步時鐘域數據同步。
異步時鐘域數據同步是指如何在兩個時鐘不同步的數據域之間可靠地進行數據交換的問題。數據時鐘域不同步主要有兩種情況:
兩個域的時鐘頻率相同，但是相差不固定,或者相差固定但是不可測，簡稱為同頻異相問題。
兩個時鐘頻率根本不同，簡稱異頻問題。
兩種不推薦的異步時鐘域操作方法:
一種是通過增加Buffer或者其他門延時來調整採樣，另一種是盲目使用時鐘正負沿調整數據採樣。
5.模塊劃分基本原則
● 對每個同步時序設計的子模塊的輸出使用寄存器(用寄存器分割同步時序模塊原則)；
● 將相關邏輯和可以複用的邏輯劃分在同一模塊內(呼應系統原則)；
● 將不同優化目標的邏輯分開；
● 將送約束的邏輯歸到同一模塊；
● 將存儲邏輯獨立劃分成模塊；
● 合適的模塊規模；
● 頂層模塊最好不進行邏輯設計。
6.組合邏輯的注意事項
避免組合邏輯反饋環路(容易毛刺、振盪、時序違規等)。
解決: A.牢記任何反饋迴路必須包含寄存器；B.檢查綜合、實現報告的warning信息，發現反饋迴路(combinaTIonal loops)後進行相應修改。
替換延遲鏈
解決: 用倍頻、分頻或者同步計數器完成。
替換異步脈衝產生單元(毛刺生成器)
解決: 用同步時序設計脈衝電路。
慎用鎖存器
解決方式:
使用完備的if…else語句;
檢查設計中是否含有組合邏輯反饋環路;
對每個輸入條件，設計輸出操作，對case語句設置default 操作。特別是在狀態機設計中，最好有一個default的狀態轉移，而且每個狀態最好也有一個default的操作。
如果使用case語句時，特別是在設計狀態機時，儘量附加綜合約束屬性，綜合為完全條件case語句。
小技巧:仔細檢查綜合器的綜合報告，目前大多數的綜合器對所綜合出的latch都會報“warning”，通過綜合報告可以較為方便地找出無意中生成的latch。
7.時鐘設計的注意事項
同步時序電路推薦的時鐘設計方法: 時鐘經全局時鐘輸入引腳輸入，通過FPGA內部專用的PLL或DLL進行分頻/倍頻、移相等調整與運算，然後經FPGA內部全局時鐘佈線資源驅動到達芯片內所有寄存器和其他模塊的時鐘輸入端。
直播預告
9月21日（週五）下午3點的的發燒友直播間，清華學堂講師，資深汽車行業研究員張翔博士與你一起分享車聯網技術的最新進展。
直播主題及亮點:
在介紹中國車聯網的發展歷史的基礎上，分析目前的車聯網產品類型和技術路線，分析5G的技術特點、優勢和未來市場發展趨勢，介紹北斗與GPS的區別和北斗衛星的最新進展和應用。針對即將成為車聯網的新熱點的V2X技術，深入分析V2X的技術路線和未來中國政府的規劃方案。
轉自電子發燒友
閱讀更多 學長說射頻 的文章
