要想正確地評價一個PLL的性能，首先必須瞭解其結構和工作原理。PLL的主要結構十分簡單。它由一個鑑相器、一個充電泵、一個環路濾波器和一個壓控振盪器(VCO)構成。PLL電路在啟動時處於“失鎖”狀態，這時，VCO分頻後的輸出頻率與參考信號的頻率無關。
在PLL環路處於失鎖狀態時，參考時鐘的上升沿與VCO輸出時鐘的上升沿之間存在一個相位差，這個相位差經過積分之後，反饋回來控制VCO的輸出頻率，使之向參考時鐘的頻率靠近，直到鎖定。一旦PLL進入“鎖定”狀態，鑑相器檢測出來的相位誤差就接近0，因為此時VCO的頻率和相位都與參考時鐘的頻率和相位對齊。鑑相器只對分頻後的VCO輸出信號與參考時鐘進行比較，因而PLL的實際輸出頻率比參考頻率高N倍。因此，PLL還可以實現倍頻功能。
另外，在ASIC設計中，如果反饋路徑上也存在時鐘分佈的話，PLL會將這個分佈時鐘信號也與參考信號對齊，這樣就能夠有效減小由時鐘分佈引起的延遲。
PLL的組成模塊中可以包含不同數量的模擬電路和數字電路，甚至可以是全數字電路。但不論一個PLL是由模擬電路或是數字電路組成，它所實現的功能都是模擬的，即產生一個與參考時鐘頻率相同的時鐘信號並使其相位與參考時鐘對齊。但就象其他的模擬模塊一樣，PLL中的模塊也很容易受噪聲等模擬因素的影響。而且如今的ASIC又常常工作於一個十分苛刻的混合信號環境中，噪聲在這種環境下幾乎無法避免。因此，如果一個PLL不能很好地對噪聲作出反應，那麼它的輸出時鐘相位就可能與其理想值不符，產生一個時變的偏移。
這種輸出時鐘相位發生的時變的偏移通常被稱做抖動。抖動會破壞建立時間，從而嚴重影響內部定時通道的工作。而且抖動還會影響片外接口，破壞其建立和保持時間，從而導致數據傳輸發生錯誤。
PLL的許多性能因素都會影響其設計(例如環路不穩定、可跟蹤的頻率範圍不夠、鎖定問題以及靜態相差等)，其中最重要的和最難妥善處理的一項就是輸出抖動。
在ASIC設計中，片內和片外的噪聲源會產生電源噪聲和基板噪聲，這兩種噪聲與數據無關，而且二者都可能含有很寬範圍的頻率成分，包括低頻成分。一般情況下，基板噪聲中所含的低頻成分沒有電源噪聲那麼多，因為基板和電源電壓之間不會產生很大的直流壓降。但在最壞的條件下，PLL中的電源噪聲和基板噪聲電平分別可以達到電源額定電壓的10%和5%。
基板噪聲的確切值取決於芯片加工中所使用的基板的特性。為了降低死鎖的風險，許多芯片在加工過程中都採用了將輕摻雜晶體用於與之同類的重摻雜基板上的工藝。但這種基板會在片上遠距離傳送基板噪聲，因而就很難通過保護環和附加的基板抽頭來消除噪聲。
電源噪聲和基板噪聲都會引起VCO的輸出信號發生頻率變化，並使其相位也發生變化。這種相位變化會一個週期接一個週期地累積，直到噪聲脈衝變弱或PLL將這種噪聲引起的頻率誤差糾正過來。PLL糾正這種頻率誤差的速度受環路帶寬限制。由於PLL中參考信號和輸出信號之間的相位誤差也會一個週期接一個週期地累積，所以低頻的方波噪聲信號會引起最嚴重的輸出抖動。若PLL為欠阻尼，那麼頻率處於環路帶寬附近的噪聲所帶來的抖動就會更嚴重。另外，如果輸入參考信號發生抖動，而這個抖動的頻率也位於環路帶寬附近，那麼 PLL會將這個抖動放大。當該PLL為欠阻尼時，這種情況尤為明顯。
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