要想正确地评价一个PLL的性能，首先必须了解其结构和工作原理。PLL的主要结构十分简单。它由一个鉴相器、一个充电泵、一个环路滤波器和一个压控振荡器(VCO)构成。PLL电路在启动时处于“失锁”状态，这时，VCO分频后的输出频率与参考信号的频率无关。
在PLL环路处于失锁状态时，参考时钟的上升沿与VCO输出时钟的上升沿之间存在一个相位差，这个相位差经过积分之后，反馈回来控制VCO的输出频率，使之向参考时钟的频率靠近，直到锁定。一旦PLL进入“锁定”状态，鉴相器检测出来的相位误差就接近0，因为此时VCO的频率和相位都与参考时钟的频率和相位对齐。鉴相器只对分频后的VCO输出信号与参考时钟进行比较，因而PLL的实际输出频率比参考频率高N倍。因此，PLL还可以实现倍频功能。
另外，在ASIC设计中，如果反馈路径上也存在时钟分布的话，PLL会将这个分布时钟信号也与参考信号对齐，这样就能够有效减小由时钟分布引起的延迟。
PLL的组成模块中可以包含不同数量的模拟电路和数字电路，甚至可以是全数字电路。但不论一个PLL是由模拟电路或是数字电路组成，它所实现的功能都是模拟的，即产生一个与参考时钟频率相同的时钟信号并使其相位与参考时钟对齐。但就象其他的模拟模块一样，PLL中的模块也很容易受噪声等模拟因素的影响。而且如今的ASIC又常常工作于一个十分苛刻的混合信号环境中，噪声在这种环境下几乎无法避免。因此，如果一个PLL不能很好地对噪声作出反应，那么它的输出时钟相位就可能与其理想值不符，产生一个时变的偏移。
这种输出时钟相位发生的时变的偏移通常被称做抖动。抖动会破坏建立时间，从而严重影响内部定时通道的工作。而且抖动还会影响片外接口，破坏其建立和保持时间，从而导致数据传输发生错误。
PLL的许多性能因素都会影响其设计(例如环路不稳定、可跟踪的频率范围不够、锁定问题以及静态相差等)，其中最重要的和最难妥善处理的一项就是输出抖动。
在ASIC设计中，片内和片外的噪声源会产生电源噪声和基板噪声，这两种噪声与数据无关，而且二者都可能含有很宽范围的频率成分，包括低频成分。一般情况下，基板噪声中所含的低频成分没有电源噪声那么多，因为基板和电源电压之间不会产生很大的直流压降。但在最坏的条件下，PLL中的电源噪声和基板噪声电平分别可以达到电源额定电压的10%和5%。
基板噪声的确切值取决于芯片加工中所使用的基板的特性。为了降低死锁的风险，许多芯片在加工过程中都采用了将轻掺杂晶体用于与之同类的重掺杂基板上的工艺。但这种基板会在片上远距离传送基板噪声，因而就很难通过保护环和附加的基板抽头来消除噪声。
电源噪声和基板噪声都会引起VCO的输出信号发生频率变化，并使其相位也发生变化。这种相位变化会一个周期接一个周期地累积，直到噪声脉冲变弱或PLL将这种噪声引起的频率误差纠正过来。PLL纠正这种频率误差的速度受环路带宽限制。由于PLL中参考信号和输出信号之间的相位误差也会一个周期接一个周期地累积，所以低频的方波噪声信号会引起最严重的输出抖动。若PLL为欠阻尼，那么频率处于环路带宽附近的噪声所带来的抖动就会更严重。另外，如果输入参考信号发生抖动，而这个抖动的频率也位于环路带宽附近，那么 PLL会将这个抖动放大。当该PLL为欠阻尼时，这种情况尤为明显。
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