Author: Jackie Long
本文介绍一种经典实用的数字二倍频电路，其电路结构如下图所示：
它由一个同或门与一个时钟上升沿有效的D触发器（连接成翻转器）组成，其中clk_in为外部输入时钟周期信号，clk_out为二倍频输出信号，下图为其输入输出波形:
在t0时刻，clk_in为低电平，D触发器为复位状态（即Q=0、Q#=1），这样Q#与clk_in经"同或门"后为低电平（异出为0），此时为初始稳定状态，如下图所示：
当t1时刻到来时，clk_in时钟变为高电平，此时D触发器尚未翻转，"同或门"另一输入引脚亦仍为高电平，则"同或门"输出转变为高电平（同出为"1"），同时此输出作为有效时钟上升沿触发D触发器翻转，则有Q=1、Q#=0，如下图所示：
这个状态并非稳定状态，从上图可以看出，D触发器输出与"同或门"输入是连接在一起的，却有两个不同的电平，这是不可能存在的稳定状态，当D触发器翻转变化后的低电平经"同或门"后，输出又变成0，此时是另一个稳定状态，也就是t2时刻到来了。
之后每次输入信号变化一次，则重复一次稳定状态→不稳定状态→稳定状态的变化。
从D触发器翻转输出至"同或门"输出变化那一段时间，称为延时（Tdelay），在这个电路里也就是高电平宽度。在74系列逻辑器件中，这个延时值大约为几十个纳秒（ns），在可编程逻辑（FPGA/CPLD中）则只有几个纳秒，可以通过在这个延时链路上插入多个缓冲器来增加高电平的宽度（也就是占空比），如下图所示：
如果需要精确的延时，还应该将寄存器的TCO算入，D触发器有效时钟沿到来后，经过时间TCO后才会有稳定的输出，如下图所示：
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