穆學國

本人從事的就是半導體器件行業，我想表達一下我的看法，歡迎大家留言討論喲

言歸正傳，從題目來看我想糾正一下概念，在半導體產業類似於14nm,10nm,7nm等屬於半導體制程，而半導體工藝一般指類似於FINFIT的半導體工藝，具體工藝路線劃分見下圖。

理清了概念接下來就目前製程及未來發展情況進行探討。

1.摩爾定律是否仍然適用？

當價格不變時，集成電路上可容納的元器件的數目，約每隔18~24個月便會增加一倍，性能也將提升一倍。這就是摩爾定律的大概內容。

單位面積內晶體管數量翻倍並不意味著製程就要縮小一半，縮小一半的話單位面積晶體管數量就翻了4倍，所以如果要保證兩倍的成長，那麼整代升級應該乘以0.7。所以從14nm到10nm，以及後面從10nm到7nm，都是遵循了摩爾定律的整代升級。

正常來說製程升級應該是45nm—32nm—22nm—14nm—10nm，也就是經典的Tick Tock，著名大廠intel採取的就是此類路線。

綜上從理論上來說摩爾定律仍適用於之後的5nm,3nm。

2.為何7nm讓intel遲遲推遲？

我們在這不談臺積電的7nm量產是因為臺積電主要代工手機cpu,手機和電腦在cpu端是不同的難度也遠遠不同。只有當intel大規模量產7nm才算正真的解決了這方面問題。

目前7你nm存在的困難有幾點1.光刻機的限制 2.晶體管架構 3.溝道材料

首先光刻機在ASML最新的EUV技術下解決了，但數量少不夠大家分的，其次是工藝，現在採用的都是FinFET，它的全稱是“鰭式場效晶體管”，簡單說來就是講柵極之間的絕緣層加高，來增強絕緣效果減少漏電現象。說起來簡單其實困難還是不少的，最後是材料

在進入7nm工藝時，半導體中連接PN結的溝道材料也必須要作改變。由於硅的電子遷移率為1500c㎡/Vs，而鍺可達3900c㎡/Vs，同時硅器件的運行電壓是0.75~0.8V，而鍺器件僅為0.5V，因而鍺被認為是MOSFET晶體管的首選材料，但是近來，III-V族材料開始受到廠商的更多關注。III-V族化合物半導體擁有更大的能隙和更高的電子遷移率，可以讓芯片承受更高的溫度並運行在更高的頻率上。且現有硅半導體工藝中的很多技術都可以應用到III-V族材料半導體上，因此III-V族材料也被視為取代硅的理想材料。

所以以目前intel在電腦端的佔有率想用新制程取代舊的需要極大的數量和穩定性，目前不足的設備和有待改進的技術使得intel不急於使用最新制程。

從上圖看Intel的10nm晶體管達到了100.8MTr/mm²全面勝過臺積電和三星的10nm製程，甚至比臺積電和GF的第一批7nm DUV都要更好。

3.未來發展

從目前7nm就遇到的阻力看下一代5nm會遇到更多問題，首先就是結構上的優化。

上圖是IBM聯盟展示了沿著從源級（source）到漏級（drain）方向90度切開的晶體管橫截面，可以看到FinFET工藝上Channel是直立的，就如同鰭片的造型，將這些鰭片90度放到後，就變成了Nanowire的形狀。這也是IBM提出的將FinFET 90度放倒”的扁平堆棧化結構。這也為下一代結構提供了一定的思路。

總結：隨著摩爾定律逐漸逼近極限，隨著而來的問題需要工程師甚至科學家一起推動解決，半導體產業作為現代科技的一顆明珠，我希望各個廠商能協同共進推動未來更好發展。

電子元器件的世界

先前，媒體曾報導，7nm製程工藝最逼近硅基半導體工藝的物理極限。後來，媒體又報導，7nm工藝並非半導體工藝的極限，後面還依次有5nm工藝、3nm工藝，且5nm工藝、3nm工藝並沒有突破硅材料半導體工藝的極限。極限本來是一個數學術語，廣義的極限指的是“無限靠近且永遠不能到達”的意思。於是，既然7nm工藝後還依次有5nm工藝、3nm工藝，那麼，“為什麼原來說7nm工藝是半導體工藝的極限，但現在又被突破了”，更準確的說法該是，“為什麼原來說7nm工藝是半導體工藝的極限，但現在卻又出現了5nm工藝，3nm工藝呢”。

芯片上集成了太多太多的晶體管，晶體管的柵極控制著電流能不能從源極流向漏極，晶體管的源極和漏極之間基於硅元素連接。隨著晶體管的尺寸逐步縮小，源極和漏極之間的溝道也會隨之縮短，當溝道縮短到一定程度時，量子隧穿效應就會變得更加容易。晶體管便失去了開關的作用，邏輯電路也就不復存在了。2016年的時候，有媒體在網絡上發佈一篇文章稱，“廠商在採用現有硅材料芯片的情況下，晶體管的柵長一旦低於7nm、晶體管中的電子就很容易產生量子隧穿效應，這會給芯片製造商帶來巨大的挑戰”。所以，7nm工藝很可能，而非一定是硅芯片工藝的物理極限。

（註釋：Source為源極，Drain為漏極，Gate為柵極。）

據業內人士分析，“臺積電的3nm製程，很可能才是在摩爾定律下最後的工藝節點，並且臺積電的3nm工藝會是關鍵的轉折點，以銜接1nm工藝及1nm之下的次納米新材料工藝”。前不久，臺積電的創始人兼董事長張忠謀也表示，摩爾定律在半導體行業中起碼還可存續10年，這其中就包括5nm工藝、3nm工藝，而臺積電會不會研發，以及能否研發出2nm工藝，則需要再等幾年才能確定。

最後要說的是，即便硅基芯片終有一天非常非常地接近物理極限，人們還可以尋找到其他如採用新材料等技術路徑來驅動計算性能持續提升。

我為科技狂

貓先僧不會給同學們抄一堆術語，讓大家雲裡霧裡的，大夥先穩穩情緒。一般這個問題，女票也不會在換手機時問你，但作為有責任心的好青年，和銷售姐姐磨價錢時，總得懂點對不？好，我們開始科普，點到為止。

現代通訊技術，來源於量子力學的間接應用，扯淡的量子力學幾乎沒有實際直接用的，不然你們早穿牆分身瞬移，玩的不要太花哨。

能用上的就是開發新材料，也就是半導體。半導體搞起來，現在凝聚了人類技術頂峰的科技，名為超級集成電路，在小小的硅晶圓上蝕刻電路。這個裡記住一個關鍵點～能帶理論！這是電子運動的近似理論，極限就是納米級別，再往下，科學界懵逼了，原理都沒有，當然幹不出新活了。以前的7納米也好、5納米也罷，都是技術屌不屌的問題。所以大夥還可以看到3納米，1納米以下就是扯談了。

再來背背一個概念，納米級別越小，性能越強，價格越便宜！沒錯，是越便宜，這是科學定律。所以新手機掉價快，大夥吼得住的，等等再出手，能省很多錢。

貓先生內涵科普

7納米是製造工藝極限，再小的話，難度就越大，難度越大，相應的時間和成本就越大，量產的話就更困難

5納米甚至3納米才是物理極限

之意

在半導體行業，所謂工藝極限是特定而相對的，特定指的是7nm極限是在半導體FinFET工藝下的物理極限；而相對的意思是每次遇到瓶頸的時候，工業界都會引入新的材料或結構來克服傳統工藝的侷限性。

高挺觀點

現在的技術不是在不斷髮展，芯片的製造會越來越精緻精細。芯片的製程在不斷地縮小，這就說明芯片的面積在不斷地變小。現在又要把CPU的面積做大，不是在增加成本，又再走回原來的路。所以不可能把CPU在做大。

1. CPU是可以制定尺寸的，成本的高低是重要的因素。

首先必須舉個例子來說明，加入有一個一定大小的晶圓，用22nm的工藝切出來的芯片肯定少於用16nm工藝切出來的芯片數量。這就說明了芯片的面積越小，晶圓的利用率就在增大，那麼製作芯片的成本就在降低。還有晶圓的雕飾是屬於很精密的技術，那麼出來的合格的數量越多，那麼也會降低成本，小芯片也因此避開了瑕疵這一問題。

2. 成本原因是一方面，但是影響芯片大小的還有功耗問題。

現在假設把CPU做大，那麼就以為這裡面要塞更多的芯片，而且現在的芯片越來越小，那麼安裝的芯片就會更多，那麼每個芯片都是有功耗的，也就是說，這樣會造成功耗直線飆升。這樣還要考慮散熱問題，如果沒有完善的散熱裝置，那麼隨著電腦的厚度增加，死機問題會嚴重，還有電源該如何滿足這樣的大能耗。

3. 芯片是可以做大的，大的芯片也是存在的，但是沒有這個必要。

像最新的ryzen，這個CPU就有手掌那麼大，性能卻是會比較高，但是現在已經屬於CPU性能過剩了，所以就沒有這個必要了。還有過大一定會造成核心之間的矛盾，高速緩存和核心之間產生了延遲性，降低了CPU原本該有的性能。而且不考慮把電腦變大，也就是說現在的電腦主機就那麼大，主板也會只有那麼大，CPU造大了，如何設計主板位置安放呢，電路的設計怎麼辦呢？

現在技術都在進步，更好的支撐和晶體管技術必將會帶來更優秀更精緻的CPU。

環球科技視界

其實，科研總是走在實用之前很多年的。但是從實用的角度來講，其實再往下沒多大必要。

然而我們說的7nm並不是工藝極限，而是物理極限。

所謂的工藝極限，就是現有的結構、材料和設備到了極限。然而每次遇到工藝瓶頸的時候，工業界大力創新來克服傳統工藝的侷限性。當然每一次的突破都是巨大的，無論是工藝的複雜性還是成本的花費都在上升，所以現在能夠繼續突破工藝瓶頸的廠商已經只剩下三家了，分別為財大氣粗，科技積累發達的Intel、臺積電、三星。

之所以把7nm定為物理極限，因為到了7nm節點，即使是finfet也不足以在保證性能的同時抑制漏電。其實要做個小於7nm的器件並不難，但是一旦硅晶體管小於7nm，隔不了幾層原子遂穿，這就導致漏電，所以即使花大力氣做出來了也沒法用。從這個意義上來講，如果要做小於7nm的，必然要對硅本身進行改性，比如鍺摻雜，改變晶格參數。

除了漏電問題之外，一旦小於7nm，除非材料變換，不然根本控制不了功耗，會導致手機發熱嚴重，而且目前光刻的難度也越來越大，現在各家都在搞3d堆疊，工藝不變小不代表性能不提升，芯片研發主要分為設計和製造工藝兩大塊，現在來看，設計反而是比較容易的事情，而製造工藝門檻越來越高，優勢企業的壟斷地位越發明顯。

歐界傳媒

芯片一直是一個熱點話題，雖然很多人都是門外漢，但是眾所周知，7nm製程工藝最逼近硅基半導體工藝的物理極限。不過，這也僅僅是受先前技術條件限制的現實數據，隨著技術的發展，其極限遠超乎我們的想象。

1、從物理極限這個定義上看

從芯片的製造來看，7nm就是硅材料芯片的物理極限。但是，極限本來是一個數學術語，廣義的極限指的是“無限靠近且永遠不能到達”的意思。所以理論上來看，7nm工藝並非半導體工藝的極限，隨著科技的發展，後面還依次有5nm工藝、3nm工藝。

2、從芯片的技術層面來看

據瞭解，由於芯片上集成了若干個的晶體管，按照現階段的技術條件來看晶體管的柵長一旦低於7nm、晶體管中的電子就很容易產生量子隧穿效應，這會給芯片製造商帶來巨大的挑戰。不過，據業內人士分析，臺積電的3nm製程，很可能才是在摩爾定律下最後的工藝節點。

總之，縮短晶體管柵極的長度也就是縮小芯片的物理極限可以使CPU集成更多的晶體管或者有效減少晶體管的面積和功耗，並削減CPU的硅片成本。而技術的發展過程中，芯片的物理極限不會是一個固定值。

歐界科技

7nm 以下需要超級紫光EVU蝕刻，

1.根據波粒二象性，光波也是粒子有大小的，一旦孔隙只能通過單個光子的時候就會發生衍射現象，就是說粒子會一分為二，到時候蝕刻出來的板子就是兩套不同排列組合的疊影😂

2.就像學校學的小孔成像一樣，一旦那個孔縫比光波還窄的話你還怎麼通過怎麼去蝕刻？哎呀編不下去了！別打我

3.光子隧穿，當工藝達到1nm的時候，由於柵格板(擋光子用的)太薄容易發生擊穿效應。好比過濾用的膜失效了，東西全漏下去了。感覺自己越說越亂了咧大家還是去看專家的解釋吧！

不洗澡的包子

作為一個半導體從業人員來解釋一下吧，問題其實沒有說明白為啥7納米是個極限，半導體芯片是在硅片上集成無數晶體管，這點大家都知道，而是怎麼做到的呢？使用光來進行蝕刻而成的，這當中很多概念，首先，蝕刻需要把不需要的地方蝕刻，把需要的保留，形成立體的晶體管，這需要引入石英mask和紫外曝光的概念，簡單說，紫外線通過石英玻璃上面的圖形，穿過圖形的鏤空部分，照射到塗有但凡遇到紫外線就會硬化的一種化學材料，光阻，然後硬化的部分被蝕刻液給保護保留了下來，這就是蝕刻，那麼問題來了，為啥說7納米是極限，是因為紫外線也是波，但凡波都有波峰波谷波長，而為了製作7納米工藝，需要石英mask上的圖形鏤空的尺寸進一步縮小，小到紫外線都無法穿過，所以，現在都在引入極紫外，來突破這一極限，但是這種製程總會遇到物理極限的，除非完全革命性的製造思路。

關鍵字: 科技 半導體 工藝