3D封裝之TSV工藝總結

當前，3D封裝技術正席捲半導體行業，引起整個行業的廣泛關注

圖1展示了3D封裝技術的潛在應用和大批量製造（HVM）。基本上它可以分為4類：存儲芯片堆疊，寬 I / O儲存芯片（或邏輯芯片堆疊），寬I / O DRAM和寬 I / O接口（或2.5D集成電路）。

圖1：Potential application and high-volume manufacturing of 3D IC integration

• 存儲芯片堆疊

圖1最左端圖示是Samsung公司在2006年發佈的最簡單的存儲芯片堆疊示意圖。這些芯片可能是DRAM（動態隨機存取存儲器）或I/O數量少於100的NAND閃存（確切地說是78個）。很重要的一點是，這種存儲芯片附在有機基板上，即使採用八個芯片堆疊，它們的總厚度（560μm）仍小於普通芯片的厚度。遺憾的是，由於成本問題和引線鍵合技術的競爭，使用TSV(Through Silicon Via，硅通孔技術)的存儲器芯片堆疊目前尚未針對消費產品進行批量生產。目前，Samsung正在開發的下一代服務器產品，很可能考慮採用DDR4（雙信道四次同步動態隨機存取內存）SDRAM（同步動態存儲器）。

• 寬I / O存儲或邏輯堆疊

圖1左側第二個圖示顯示了一個寬I / O存儲器，它由低功耗和寬帶存儲器組成，通常具有數千個接口引腳。該I / O存儲器被稱為有源轉接板，能夠被具有TSV結構的CPU /logic或SoC支持，連接在有機基板上。由於智能手機等移動產品的需求，諸如Samsung公司等已經制造發佈該樣品。不幸的是，設計公司的基礎設施（包括制定行業標準，商業模式和提出有競爭力的價格）都需要時間準備，還未完善。邏輯堆疊便屬於這一類。

• 寬I / O DRAM（HMC）

圖1右側的第三列圖示顯示了一個寬I / O DRAM。Samsung已經至少三年發表了有關此主題的論文，最後一次，在2011舊金山召開的IEEEISSCC會議上，Samsung展示了一個帶有TSV結構的主控制器邏輯芯片（或SoC）上有兩個DRAM的樣品，該芯片被稱為有源轉接板。對於這種DRAM，硅通孔和接口引腳的數量略多於1000個。JEDEC標準將此結構定義為在四個通道中具有1200個I/ O引腳（http://www.jedec.org/）。該寬I / O DRAM模塊附在有機基板上。近日，由Micron，Samsung，Altera，ARM，Hewlett-Packard，IBM，Microsoft，Open-Silicon，SKHynix和Xilinx等公司組成的HybridMemory Cube（HMC）聯盟宣佈，將在今年年底前向公眾發佈一個行業規範。該規範主要針對高性能網絡、工業、測試和測量應用。IBM還建議將此用於高端服務器。

• 無源轉接板的寬I / O接口（2.5DIC封裝）

圖1最右側圖示顯示了用於路由/通信/下一代服務器/高性能應用的寬I / O接口。摩爾定律芯片如memory/ ASIC / CPU / ...... 的I/ O數量在幾百到幾千之間，他們由一片具有TSV和再分配層（RDL）的硅片相連。圖1最右側示例從Xilinx[3-6]的論文中截取，其中FPGA（現場可編程邏輯門陣列）由TSMC的28nm工藝技術製造，轉接板為65nm工藝製程。頂部有四個RDL，可讓這四個FPGA在很短的距離內相互通信。

下面將對這四組潛在應用的技術流程和3D IC集成技術的HVM進行討論。HMC中存儲芯片堆疊和DRAM的厚度≤50μm。此外，有源和無源轉接板厚度≤200μm。本文僅僅考慮芯片-晶圓（C2W）鍵合（不探討材料和設備等）。儘管EDA（electronicdesign automation，電子設計自動化）非常重要，本文也不對其進行討論。同樣，像Samsung和TSMC這樣想要成為技術的縱向一體化公司（即做到這一切），也不在本文討論範圍。

TSV時代之前的技術流程

在TSV時代之前的技術流程已經被很好地定義和理解。TSV時代之前技術流程描述如下：

FEOL（前段）。這是IC製造的第一部分，其中對各個器件（例如晶體管或電阻器）進行了圖形化。該過程是從裸晶片到（但不包括）金屬層的沉積。FEOL通常在fab中進行。

BEOL（後段）。這是有源器件在晶片上佈線連接的製造過程。該過程從第一層金屬開始到具有鈍化的PAD。它還包括絕緣體和金屬接觸，稱為MOL（中段）。術語“MOL”很少使用，此工藝常包含在BEOL中。同樣，BEOL通常在fab中完成。

OSAT（外包半導體組裝和測試）。當鈍化後的晶片從fab接收後，將進行電路測試/凸點/減薄/劃片/引線鍵合/倒裝芯片/注塑成型/植球/成品測試。

TSV時代的技術流程

TSV時代技術流程主要分三部分討論：

A）誰製造TSV？

B）誰負責MEOL？

C）誰執行關鍵步驟（包括FEOL，MOL，BEOL，TSV，MEOL，組裝和測試）以及誰將負責完成圖1所示的四種3D封裝製程。

A） 誰製造TSV

以下TSV製造工序將會對多種因素產生影響，因此必須予以區分。

Via-First工藝製備TSVs：TSVs在FEOL工藝之前製造，並且只能由fab完成。因為器件的製備（例如晶體管）比TSV重要得多，因此很難在fab中完成TSV工藝。

Via-Middle工藝製備TSVs：TSVs在FEOL（例如晶體管）和MOL（例如金屬接觸）之後，在BEOL（例如金屬層）之前製備。在這種工藝下，由於TSV製造過程介於它們之間，因此BEOL工藝不再包含MOL（圖2和圖3）。由於工藝流程和設備的兼容性，通過Via-Middle工藝製備的TSV通常也由fab完成。

圖2:Critical steps and ownerships for (face-to-back) wide I/O memory using the TSVvia-middle fabrication process.

Via-Last工藝製造的TSVs（從晶圓正面）：在FEOL，MOL和BEOL工藝之後製造TSV。迄今為止，沒有一篇論文發表過相關報道。

Via-Last工藝製造TSVs（從晶圓背面）：在FEOL，MOL和BEOL工藝之後製造TSV。CMOS圖像傳感器就是一個例子。但嚴格來說，CMOS圖像傳感器不是3D IC集成工藝的示例。對於CMOS器件，Leti等人發表的論文提供了唯一可信的證據。但是，由於工藝和技術問題，應避免使用Via-Last工藝製造TSV（從晶圓背面）直到這些問題得到解決。

圖3:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-middle fabrication process.

基於上述討論，似乎對應用於3D IC封裝技術有源器件晶片，使用via-middle工藝製造TSV更為理想。此外，由於fab已經擁有相關設備，具備相關專業知識技能，TSV應由fab廠製造，並且製造TSV的成本不到製造（≤32nm）器件晶片的成本的5%！

對於無源TSV轉接板又如何呢：當業界定義用於3D IC封裝的TSV流程時，還沒有無源轉接板。此外，由於無源轉接板中沒有有源器件，因此它們不適用上述提到的的任意工藝！

誰想要生產無源轉接板TSV：fab和OSAT都希望生產！它取決於版圖，設計和製造能力，尤其是RDL的線寬和間距。通常，OSAT可以實現幾微米的線寬和間距。否則，它就應該由fab生產。

B）誰負責MEOL工藝

對於HMC中DRAMs和存儲.芯片堆疊的厚度，以及考慮到有源和無源轉接板的厚度，所有制造的TSV都是盲孔。盲孔TSV工藝之後是焊料凸點/臨時粘合/減薄/ TSV露點/薄晶圓支撐轉移/剝離/清潔，這些過程統稱為MEOL（生產線的中端）。對於這項工作，除了縱向一體化公司公司（例如，TSMC和Samsung集團），最好由OSAT完成MEOL流程。

C）量產3D封裝的關鍵步驟分工

C.1）TSV Via-Middle工藝製造寬I / O存儲器（面對背）：圖2顯示了該工藝的關鍵步驟和製備工廠。在FEOL（用於對器件進行圖案化）和MOL（用於形成金屬接觸）之後，通過五個關鍵步驟製造TSVs，即通孔製造。通孔是由深反應等離子蝕刻形成的（DRIE），電介質是通過等離子體增強化學氣相沉積的（PECVD），阻擋層和種子層通過物理氣相沉積（PVD），使用電鍍銅填充和化學機械拋光（CMP）去除覆蓋的銅。這些步驟之後是金屬層的堆積，最後是鈍化/開口（BEOL）。所有這些步驟都應在fab中完成。

MEOL首先通過凸點下金屬化（UBM）以及使用C4（普通晶圓凸點）焊接到整個晶片上。然後用粘合劑將TSV晶片臨時粘合到載體晶片上。再將TSV晶片反向研磨至銅填充TSV頂部幾微米。接著進行硅幹法蝕刻，直到銅填充TSV頂部以下幾微米。之後，在整個晶片上進行低溫隔離SiN / SiO2沉積。然後使用CMP去除SiN / SiO2和Cu以及Cu填充TSV（Cu顯露）的晶種層。最後，在銅填充TSV的頂部製備UBM。所有這些步驟應由OSAT完成。

分別用微小的焊料凸點或帶有焊帽的Cu柱對存儲器晶片進行微凸點處理。然後將晶片切成帶有微凸點/Cu柱的單個芯片。這些步驟也應由OSAT完成。

接下來是芯片到晶圓（C2W）的鍵合，如微凸點存儲芯片（通過自然迴流或熱壓縮）與TSV晶片鍵合。在C2W面對背鍵合之後，載體晶片從TSV晶片上剝離下來。隨後將TSV晶片切成單獨的TSV模塊。將該TSV模塊（自然）迴流焊接到封裝基板上，進行測試。所有這些C2W鍵合，切割，組裝和測試步驟均應由OSAT完成。

C.2）TSV Via-Middle工藝製造寬I / O存儲器（面對面）：FEOL，MOL，TSV和BEOL過程與TSV via-middle（面對背）工藝流程完全相同。但是，接下來的工藝流程是不同的。TSV晶片不是在UBM後使用C4技術焊接到載體晶片上，而是臨時連接到載體#1。然後，對TSV晶片進行背面研磨，並完成Cu顯露和UBM。這些步驟之後進行C4工藝，並臨時粘合到第二個載體＃2。然後，將載體＃1從TSV晶片上剝離下來，並進行C2W（面對面）鍵合。在C2W鍵合之後，將載體＃2從TSV晶片上剝離。隨後將TSV晶片切成單獨的TSV模塊。將該TSV模塊迴流焊接到封裝基板上，然後進行測試。關鍵步驟如圖3所示。

C.3）TSV Via-Last工藝（從背面）製造寬I / O存儲器（面對背）：圖4顯示了該工藝的關鍵步驟和製備工廠。在FEOL（對器件進行圖案化），MOL（形成金屬接觸）和BEOL（構建金屬層以及鈍化/開口）之後進行UBM製備和C4工藝。然後，將該結構臨時和載體晶片鍵合。再進行背面研磨，TSV製造和鈍化/開口以及UBM。

接下來是C2W面對背鍵合，將載體晶片從TSV晶片上剝離，然後將TSV晶片切成單獨的TSV模塊。再將該TSV模塊迴流焊接到封裝基板上進行測試。

圖4: Critical steps andownerships for (face-to-back) wide I/O memory using the TSV via-last from thebackside fabrication process.

C.4）TSV Via-Last工藝（從背面）製造寬I / O存儲器（面對面）：FEOL，MOL和BEOL工藝與和麵對背TSV via-last（從背面）過程完全相同。但是，對於面對面情況而言，在UBM步驟之後，器件晶片臨時粘合到載體＃1如圖5所示。然後，對背面進行背面研磨，TSV加工和鈍化/開口處理。在這些過程之後，製備UBM，進行C4工藝，並臨時粘合至載體#2。然後完成與載體#1的剝離。

圖5:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-last from the backside fabrication process.

完成上述過程後，接下來進行C2W面對面粘合。在C2W鍵合之後，載體＃2晶片從TSV晶片上剝離並切割成單獨的TSV模塊。TSV模塊將焊接在封裝基板上，然後進行測試。

從圖4和圖5可以看出，TSV既可以由fab製造也可以由OSAT製造。然而，由於工藝流程的關係，fab實現這一目標的機會非常渺茫。（一旦晶片離開fab由OSAT接收處理，晶片幾乎不可能再回到fab進行進一步處理。）同樣，由於技術問題，例如擊中晶片中各種嵌入式對準目標， x，y和z方向（要使晶片頂側上的金屬層對齊以及從背面形成的TSV定位），這對於OSAT來說也是非常具有挑戰性的。因此，在解決這些問題之前，應避免使用TSV via-last（從背面）製造工藝

C.5）TSV Via-Middle工藝製造寬I / O DRAM：在DRAM和SoC/logic晶片的FEOL，MOL，TSV和BEOL之後，SoC /logic晶圓將按照圖2（C.1）所示的面對背，或圖3 （C.2）面對面工藝步驟進行操作。對於DRAM，首先要進行UBM，然後是整個晶圓的微凸點工藝。在這些過程之後，將臨時粘合到載體晶片，進行背面研磨減薄，銅暴露和UBM。再依次進行載體晶圓剝離和將TSV DRAM晶圓切成單個TSV DRAM芯片，如圖6所示。

圖6:Critical steps and ownerships for wide I/O DRAM using the TSV via-middlefabrication process.

下一個過程是C2W（DRAM芯片到SoC/Logic晶片）鍵合（例如，2堆疊，4堆疊，6堆疊或8堆疊）。在C2W鍵合之後，載體晶片從SoC /Logic晶圓剝離並切割成單獨的混合封裝體（DRAM堆疊+SoC /Logic）。這些步驟之後，將二次成型的混合存儲立方體組裝在封裝基板上，然後進行測試。

C.6）TSV Via-Middle工藝製造寬儲存器芯片堆疊：存儲器芯片（DRAM或NAND閃存）堆疊的關鍵步驟和製備工廠與寬I / O DRAM情況完全相同，如圖6（C.5）所示。然而，不同於寬I / O DRAM情況下采用C2W鍵合，內存芯片堆疊是通過首先堆疊各個TSV芯片然後將它們連接到封裝基板上並且採用灌膠成型來實現的。在這些步驟之後，將TSV存儲器芯片堆疊模塊連接到印刷電路板上，例如雙列直插式存儲器模塊（RDIMM）。

C.7）2.5D IC封裝技術製備TSV / RDL無源轉接板：圖7顯示了關鍵步驟和製備工廠。在一塊dummy硅（無有源器件）上沉積鈍化層之後，製作TSV，構建RDL並進行鈍化/開口。在UBM之後，將TSV晶片臨時粘合到載體＃1。然後進行背面研磨，硅蝕刻，低溫鈍化和銅暴露。其後，完成UBM，C4工藝以及與載體＃2的臨時粘合。不帶TSV的器件晶圓分別用微焊料凸點或帶有焊帽的Cu柱對存儲器晶片進行微凸點處理。再將器件晶片切成有微凸點/Cu柱的單個芯片。

圖7:Critical steps and ownerships for 2.5D IC integration with a TSV/RDL passiveinterposer.

接下來要完成的工作是剝離載體＃1，進行C2W鍵合（器件芯片與TSV晶片的鍵合）。C2W鍵合之後，載體＃2被剝離並且TSV晶片被切割成單獨的TSV模塊。最後，TSV模塊可以組裝在封裝基板上進行測試。圖7中可以看出TSV和RDL既可以由fab製造也可由OSAT製造。它取決於佈局，設計和製造能力，尤其是RDL的線寬和間距。通常，OSAT可以完成幾微米的線寬和間距。否則，它應該由fab完成。除了像TSMC這樣的縱向一體化公司希望完全在內部進行晶圓級封裝工藝（CoWoS）之外，大多數設計公司更偏向由fab（例如，UMC和GlobalFoundries）來製造盲孔TSV以及無源轉接板的RDL。然後，fab將未完成的“ TSV轉接板”移交給OSAT進行MEOL（焊料凸點/臨時鍵合/薄晶圓支撐轉移/背面研磨/ TSV顯露/剝離/清潔），組裝和測試。對於未完成的TSV器件晶片也是如此。

總結

文本研究了3D IC集成製造技術的技術流程。討論了FEOL，MOL，BEOL，TSV，MEOL、封裝，測試等關鍵步驟和負責製備的工廠，以及它們對於諸如存儲芯片堆疊、寬I / O存儲器（或邏輯堆疊）、寬I/ O DRAM（或HMC）和寬I/ O接口（或2.5D IC集成）等潛在應用。以下是一些重要的結果和建議：

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本文由IC字幕組 辰 翻譯自2014年ChipScaleReview第三期 ，Gab校對修改

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