文|王銳
上期文章，高速先生模擬了五種情況做對比，同時也給出了時延差值。下面我們來看看，為什麼會出現此類時延差異？
Case1：過孔帶來的時延差值為11ps，這個就很好理解了，過孔有一定的物理長度，該過孔長1mm，過孔本身還具有寄生電容和寄生電感，所以實際帶給信號的傳輸線延會比普通傳輸線要大，本例中是11ps，而且這個延時跟頻率有一定關係。使用軟件單獨提取該過孔的模型，如下圖，過孔的延時為10ps，與仿真得到的11ps差不多。
Case2：1倍線寬的蛇形繞線帶來的延時差異是-10ps，比參考線快了10ps，造成延時差異的主要原因是信號的自耦合現象。在繞蛇形線的時候，期望的信號傳輸路徑是沿著下圖紅色箭頭傳輸，可是由於蛇形線之間的距離太近，導致信號實際傳輸路徑是下圖綠色箭頭所指示的那樣(當然，實際上信號也不會以綠色箭頭那樣傳輸，在這裡這麼標註只為了大家更形象的理解記憶，後期會有詳細解釋)。所以就導致了信號提前到達接收端。
如果把蛇形線之間的間距拉開，比如從1倍線寬拉到3倍線寬，信號的延時差異立刻縮小到-2ps，差異就沒有那麼大了。所以在使用蛇形線匹配長度時，要注意蛇形線之間的間距一定要拉開，拉開多遠可參考下圖
Case3：當參考線跨過50mil的分割線時，帶來的延時為14ps。在PCB設計中，同一層的平面常常會因為不同的用途而分割開來，由此就會導致很多分割線。眾所周知，傳輸線由信號路徑和返回路徑組成，信號的返回路徑通常在距離信號路徑最近的參考層上，且在信號路徑正下方(如下圖紅色圓圈)。如果跨過分割線，信號的返回路徑被切斷，信號就要尋找其他的返回路徑迴流，因此信號的迴路面積就增大（如下圖藍色圓圈），傳輸線延時就會增大。
問題來了：有哪些辦法可以增大過孔的電感效應或者減小電容效應，從而達到增大過孔阻抗的作用？
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