時序及相關概念 參考：royalk
以下我把時序分為兩部分，只是為了下文介紹起來作為歸類，非官方分類方法。
第一時序：CL-tRCD-tRP-tRAS-CR，就是我們常說的5個主要時序。
第二時序：（包含所有XMP時序）
在講時序之前，我想先讓大家明白一些概念。內存時鐘信號是方波，DDR內存在時鐘信號上升和下降時各進行一 次數據傳輸，所以會有等效兩倍傳輸率的關係。例如DDR3-1333的實際工作頻率是666.7MHz，每秒傳輸數據 666.7*2=1333百萬次，即1333MT/s，也就是我們說的等效頻率 1333MHz，再由每條內存位寬是64bit，那麼它的帶寬就 是：1333MT/s*64bit/8（8bit是一字節）=10667MB/s。所謂時序，就是內存的時鐘週期數值，脈衝信號經過上 升再下降，到下一次上升之前叫做一個時鐘週期，隨著內存頻率提升，這個週期會變短。例如CL9的意思就是CL這個操作的 時間是9個時鐘週期。
另外還要搞清楚一些基本術語：
Cell：顆粒中的一個數據存儲單元叫做一個Cell，由一個電容和一個N溝道MOSFET組成。
Bank：8bit的內存顆粒，一個顆粒叫做一個bank，4bit的顆粒，正反兩個顆粒合起來叫做一個bank。一根內存 是64bit，如果是單面就是8個8bit顆粒，如果是雙面，那就是16個4bit的顆粒分別在兩面，不算ECC顆粒。
Rank：內存PCB的一面所有顆粒叫做一個rank，目前在Unbuffered臺式機內存上，通常一面是8個顆粒，所以單 面內存就是1個rank，8 個bank，雙面內存就是2個rank，8個bank。Bank與rank的定義是SPD信息的一部分，在AIDA64 中SPD一欄可以看到。
DIMM：指一條可傳輸64bit數據的內存PCB，也就是內存顆粒的載體，算上ECC芯片，一條DIMM PCB最多可以 容納18個芯片。
第一時序
CAS Latency（CL）：CAS即Column Address Strobe，列地址信號，它定義了在讀取命令 發出後到數據讀出到IO接口的間隔時間。由於CAS在幾乎所有的內存讀取操作中都會生效（除非是讀取到同一行地址中連續 的數據，4bit顆粒直接讀取間隔3個地址，8bit顆粒直接讀取間隔7個地址，這時候CAS不生效），因此它是對內存讀取性能 影響最強的。如下圖，藍色的Read表示讀取命令，綠色的方塊表示數據讀出IO，中間間隔的時間就是CL。
已知CL時鐘週期值CAS，我們可以使用以下公式來計算實際延遲時間tCAS：
tCAS（ns）=（CAS*2000）/內存等效頻率
例如，DDR3-1333 CL9內存實際CAS延遲時間=（9*2000）/1333=13.50 ns
或者反過來算，假如已知你的內存可以在7.5ns延遲下穩定工作，並且你想要DDR3-2000的頻率，那麼你可以把 CL值設為8T（實際上8ns，大於7.5ns即可），如果你想要DDR3-1600的頻率，那麼你的CL值可以設到6T（實際7.5ns）。
這個公式對於所有用時鐘週期表示延遲的內存時序都可以用。
說到這個公式，我想順便說說大家對頻率和時序的糾結問題。首先來回顧一下DDR一代到三代的一些典型的 JEDEC規範，並按照上邊那個公式算一下它的CL延遲時間：
DDR-400 3-3-3-8：（3*2000）/400=15 ns
DDR2-800 6-6-6-18：（6*2000）/800=15 ns
DDR3-1333 9-9-9-24：剛才算了是13.5 ns
再來看看每一代的超頻內存的最佳表現（平民級，非世界紀錄）：
DDR1 Winbond BH-5 DDR-500 CL1.5：（1.5*2000）/500=6 ns
DDR2 Micron D9GMH DDR2-1400 CL4：（4*2000）/1400=5.71 ns
DDR3 PSC A3G-A DDR3-2133 CL6：（6*2000）/2133=5.63 ns
發現什麼？不管是哪一代內存，隨著頻率提升，CL週期也同步提升，但是最後算出來的CL延遲時間卻差不多。那 麼到了DDR4，JEDEC規範頻率去到 DDR4-4266，如果按照差不多的延遲，那麼按照13ns多一些來算，那麼CL值將達到 28T！如果按照我們的極限超頻延遲來算，DDR4-4266 下的延遲也將達到12T。所以到了下一代DDR4，兩位數的時鐘週期 將不可避免。
所以，我想說的是，不要再去想什麼DDR3的頻率，DDR2的時序，在頻寬嚴重過剩，IMC成為瓶頸的今天，它對 性能沒太多的提升。
DRAM RAS to CAS Delay（tRCD）：RAS的含義與CAS類似，就是行（Row）地址信號。 它定義的是在內存的一個rank（內存的一面）之中，行地址激活（Active）命令發出之後，內存對行地址的操作所需要的時 間。每一個內存cell就是一個可存儲數據的地址，每個地址都有對應的行號和列號，每一行包含1024個列地址，當某一行地 址被激活後，多個CAS請求會被髮送以進行讀寫操作。簡單的說，已知行地址位置，在這一行中找到相應的列地址，就可以 完成尋址，進行讀寫操作，從已知行地址到找到列地址過去的時間就是 tRCD。當內存中某一行地址被激活時，我們稱它為 “open page”。在同一時刻，同一個rank可以打開8個行地址（8個bank，也就是8個顆粒各一個）。下圖 顯示一個行地址激活命令發出，到尋找列地址併發出讀取指令，中間間隔的時間就是tRCD。tRCD值由於是最關鍵的尋址時 間，它對內存最大頻率影響最大，一般想要上高頻，在加電壓和放寬CL值不奏效的時候，我們都要放寬這個延遲。
DRAM RAS Precharge Time（tRP）：RAS預充電時間。它定義的是前一個行地址操作完 成並在行地址關閉（page close）命令發出之後，準備對同一個bank中下一個行地址進行操作，tRP就是下一個行地址激活 信號發出前對其進行的預充電時間。由於在行地址關閉命令發出之前，一個rank中的多個行地址可能正在被讀寫，tRP對內 存性能影響不如CL和tRCD。雖然tRP的影響會隨著多個行地址激活與關閉信號頻繁操作一個bank而加大，但是它的影響會 被bank interleaving（bank交叉操作）和command scheduling（命令調配）所削弱。交叉讀寫會交替使用不同的bank 進行讀寫，減少對一個bank的操作頻率；命令調配則是由CPU多線程訪問不同的內存地址，同樣是減少對一個bank的頻繁 操作次數。例如SNB CPU的內存控制器可以對讀寫操作命令進行有效地重新分配，以使得行地址激活命中率最大化（如果重 復激活一個已經處於激活狀態的行地址，那就是RAS激活命令未命中），所以tRP在SNB平臺對性能的影響不大，並且放寬 它有可能可以幫助提升穩定性。下圖顯示的是一個即將被激活的行地址開始預充電，到它被激活間隔的時間，就是tRP。
DRAM RAS Active Time（tRAS）：行地址激活的時間。它其實就是從一個行地址預充電 之後，從激活到尋址再到讀取完成所經過的整個時間，也就是tRCD+tCL的意思。這個操作並不會頻繁發生，只有在空閒的 內存新建數據的時候才會使用它。太緊的tRAS值，有可能會導致數據丟失或不完整，太寬的值則會影響內存性能，尤其是在 內存使用量增加的時候。所以一般為了穩定性，我們設置tRAS≥tRTP+tRCD+CL即可（tRTP不是tRP，將在第二時序中 介紹），尤其是PCB不好或者跑高頻的時候，多幾個週期比較穩妥。
DRAM Command Mode（Command Rate，CR）：首命令延遲，也就是我們平時說的 1T/2T模式。是指從選定bank之後到可以發出行地址激活命令所經過的時間。CR可能對性能的影響有比較大的變數：如果 CPU所需要的數據都在內存的一個行地址上，就不需要進行重複多次的bank選擇，CR的影響就很小；但是如果一個rank中 同時多個bank要激活行地址，或者不同的 rank中不同bank需要同時激活的時候，CR對性能的影響就會提升。但是隨著內 存頻率的提升，CR=1T/2T的時間差越短，它的影響就會越來越小，這就是我們看到DDR1的時候1T/2T對性能影響挺大，但 是到了DDR3影響就很小的其中一個原因。但是為了性能最大化，我們儘量把CR設為1T，但是如果bank數很多的時候，例 如插滿四條內存，就有32個bank，bank選擇隨機性增大，1T的首命令時間可能會不穩定。
所以，內存的基本讀取操作的時序角度流程就是把上面那三張圖合起來：預充電-激活行地址並尋找列地址-發送 讀取命令-讀出數據，這四步操作中間的三個延遲就分別是tRP、tRCD和CL。和我們常說的時序順序剛好是反過來的。
第二時序——XMP
DRAM CAS Write Latency（tWCL）：列地址寫入延遲，也就是DRAM的最小寫入操作時 間，與CL剛好是讀寫對應關係，一般跟CL值設為同一個值就是可以穩定的。由於內存讀取之前必須先寫入，所以這個值可以 說與CL一樣重要。但是在BIOS裡一般沒得設置，可能是與CL綁定了。
DRAM Row Cycle Time（tRC）：行週期時間。定義了同一bank兩次行激活命令所間隔的 最小時間，或者說是一個bank中完成一次行操作週期（Row Cycle）的時間，即tRP+tRAS（預充電加上激活的整個過程） ，tRC設得太緊可能會直接點開不了機，一般只要能進系統再多加一兩個週期都是可以穩定的。下圖顯示的就是tRC的時間。
DRAM Row Refresh Cycle Time（tRFC）：行地址刷新週期，定義了一個bank中行地址 刷新所需要的時間。重提一下刷新的含義，由於cell中電容的電荷在MOSFET關閉之後一段時間就會失去，為了維持數據， 每隔很短一段時間就需要重新充電。這裡多提一句，Intel平臺和AMD平臺對tRFC的含義不一樣，AMD平臺的tRFC是 DRAM刷新延遲時間，單位是ns，通常有90/110/160/300幾個值可以調整，也就是說它的tRFC時鐘週期會隨著頻率的提升 而提升；而Intel平臺的單位則直接是時鐘週期，相反地延遲時間會隨著頻率的提升而降低。容量大的bank行地址和cell會更 多，刷新時間也更長，因此tRFC也要更高。另外，tRFC如果太快會導致數據出錯，太慢則影響性能，但可以增加穩定性。
DRAM Refresh Interval（tREFI）：內存刷新時間間隔，也就是內存的刷新命令生效前要經 過的時間。刷新的時間間隔一般取決於內存顆粒的容量（density），容量越大，就越需要頻繁刷新，tREFI值就要越低。另 外 tREFI的時間也會受到內存工作溫度與內存電壓（Vdimm）影響，因為溫度越高電容漏電越快。一般在AMD主板的BIOS 裡，這個值只有3.9us和 7.8us可選，而在SNB平臺，則是按時鐘週期算，例如DDR3-1333下默認值為5199T，換算過來就 是 2000/1333x5199=7800ns，也就是7.8us。一般DRAM顆粒的spec中都是規定工作溫度大於85度時採用3.9us。
DRAM RAS to RAS Delay（tRRD）：行地址間延遲，定義的是同一rank不同bank間兩個 連續激活命令的最短延遲，在DDR3時代一般最小是4T。它的作用和CR有點像，不過比CR更多的時候對性能有較大的影響 ，所以這個時序可儘量縮小。
DRAM Write Recovery Time（tWR）：內存寫入恢復時間，它定義了內存從寫入命令發出 （從開始寫入算起）到下一次預充電間隔的時間，也就是tRP的前一個操作。如果這個時間設得太短，可能會導致前一次寫 入未完成就開始下一次預充電，進行尋址，那麼前一次寫入的數據就會不完整，造成丟數據的情況。這個週期也是第二時序 中比較長的，DDR3-2000一般需要10-14個週期，甚至更高。
DRAM Read to Precharge Time（tRTP）：與tWR類似，定義了同一rank上內存從讀取命 令發出到tRP之前的間隔時間，但是它在讀取完成並且行地址關閉之後才會生效。單顆128MB的內存顆粒可以在DDR3- 2000下運行在4到6個時鐘週期，如果bank容量增大時，這個時序有可能要放寬。
DRAM Four Active Window（tFAW）：它定義了同一rank中允許同時發送大於四個行激 活命令的間隔時間，因此最小值應該不小於tRRD的四倍。在DDR3上，tRRD的最小值是4T，因此tFAW的最小值就是16T。 這個 tFAW由於是在一個rank中大於四個bank同時激活之後才生效，因此在內存不是很繁忙的時候，它對性能的影響並不 是很大。但是對一些頻繁讀寫內存的操作（例如SuperPI 32M），tFAW對性能的影響可能會加大。由於現在內存用滿的幾 率非常非常小，兩根雙面的內存更是有4個rank，配合上interleaving，一個rank中同時激活大於四個bank的幾率應該不大 ，所以通常我們把它設為tRRD的四倍應該就不會出問題。
DRAM Write to Read Delay（tWTR）：內存寫-讀延遲，它定義的是內存寫入命令發出後 到下一個讀取命令之間的時間間隔，最小為4T，與tRTP類似，提升內存的頻率或者容量提升時，這個值需要提高。
結語
看完以上內容，我們已經對時序有了個大致的瞭解，現在應該可以知道一些時序設置時要注意什麼了。比如tFAW 要設為 tRRD的四倍，tRAS不能設太低等等。還是那句話，內存是輔助CPU超頻的，時序設置只是為了放開內存更多的超頻 空間，時序本身對性能的影響很小，並且隨著頻率的提升，或者bank數的增加，這種影響可能會進一步減小。具體不同的 內存顆粒也會有不同的設置情況。
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