對於電源電壓，DDR SDRAM系統要求三個電源，分別為VDDQ、VTT和VREF。儘管DDR存儲器在無需加倍時鐘頻率的情況下使數據傳輸率加倍，避免了PC板設計和佈局的複雜性，但它要求有更嚴格的DC穩壓、更高的電流和對端電源電壓 (VTT)和存儲總線電壓(VDD)緊密的跟蹤。新型串聯端接邏輯(SSTL)拓樸的引入是用於提高抗噪性、增加電源抑制並使用更低的電源電壓以降低功 耗。
JEDEC標準JESD8-9A(用於SSTL_2)定義了VDDQ、VTT和VERF以及驅動器/接收器規格以滿足在VDDQ= 2.5 V (用於 DDR1)時的噪聲容限。下面，我們看看這種接口以更好的理解VREF和VTT的需要。
SSTL_2的接口具有下述特性：DDR存儲器具有推輓式的輸出緩衝，而輸入接收器是一個差分級，要求一個參考偏壓中點，VREF。因此，它需要一個能夠提供電流和吸收電流的輸入電壓端。
在驅動芯片集的任何輸出緩衝器和存儲器模塊上相應的輸入接收器之間，我們必須端接一個佈線跟蹤或帶有電阻器的插頭。
VTT電源的電流流向隨著總線狀態的變化而變化。因此，VTT電源需要提供電流和吸收電流 (source & sink)。
由於VTT電源必須在 1/2 VDDQ提供和吸收電流，因此如果沒有通過分流來允許電源吸收電流，那麼就不能使用一個標準的開關電源。而且，由於連接到VTT的每條數據線都有較低的阻抗，因而電源就必須非常穩定。在這個電源中的任何噪聲都會直接進入數據線。
VTT 被用來從DDR控制器IC中獲取電壓，給數據總線和地址總線提供電源,VTT不直接應用在DDR器件上，而是在系統電源上（VTT和終端電阻都被集成到 DDR CONTROLLER上），因此不需要在電路圖中額外標出。它的值通常設定大致等於VREF的值（在VREF上下0.04V浮動），並且隨著VREF的變 化而變化。對於DDR1 SDRAM應用中的地址總線控制信號和數據總線信號都有端接電阻。需要一個沒有任何的噪聲或者電壓變化的參考電壓(VREF)，用作DDR SDRAM輸入接收器，VREF也等於1/2 VDDQ。VREF的變化將會影響存儲器的設置和保持時間。
為了符合DDR的要求並保證最優的性能，VTT和VREF需要在電壓、溫度和噪聲容限上進行嚴密的控制以便跟蹤1/2 VDDQ。
在實際電路中，對於VREF的電壓採取電阻分壓的方式取得。
對於電源連接電路的疑問：
VDDM是IMX233中的電源管理模塊引腳，作用是給DDR SDRAM提供2.5V的電壓；VDD_DRAM和VDD_QDRAM的電壓理論值為2.5V；
SI2305是一個P通道的場效應管，ROTARYB是旋轉編碼器引腳。
DDR顆粒的接受端比較特殊，它是一個差分放大器，其中的一個PIN腳連接Vref是固定，另一個PIN接在DDR控制器的發送端，發送端發送過來的信號，只要比Vref高，高過一定的門限，接受端就認為1，只要比Vref低，低於一定的門限，接收端就認為0。我們知道DDR的速率(電平的切換)是很快的，同時一個控制器會下掛很多顆粒，這就導致總線上的電流(電荷)來不及洩放和補充，這就需要將VTT在VOUT為高的時候，吸收電流，在VOUT為低的時候補充電流；
以DDR2為例，當VOUT為高電平的時候，VOUT＝1V8，VTT＝0V9，電流b向處於增加的趨勢，當VOUT為0，VTT＝0V9，電流a向處於增加趨勢；
一般DDR VTT的拓撲結構
VTT電源的內部結構
其中VFB為電壓反饋端，SW為電壓輸出端；
結合DDR拓撲圖來看，當VOUT為低的時候，由於a方向的電流處於增大的趨勢，電感L會產生臨時反向電動勢，來抑制電流變化，這樣導致VTT處的電源變小，進而導致VFB變小，上管導通，來補償這個電流，直至流經電感的電流等於新的電流；
當VOUT為高的時候，由於b方向的電流處於增大的趨勢，電感L會產生臨時的反向電動勢，來抑制電流變化，這樣導致VTT處的電源變大，進而導致VFB變大，上管關閉，下管導通，吸收電流。
