之前向大家推薦過由夏宇聞教授主講的 ，這部教程主要側重於基礎入門。這次帶來同樣由夏老師主講的姊妹篇《Verilog HDL 硬件描述語言高階培訓》。希望大家在對 Verilog 有了一定基礎後能夠從中得到更深入的學習，知其然更知其所以然。
教程目錄：
FPGA 中數字系統的構成與組合邏輯設計要點
時序邏輯設計要點
模塊的種類和用途
為什麼 Verilog 能支持大型設計
RAM和激勵源的 Verilog 模塊
如何在 Quartus II 中調用 RAM
頂層測試Verilog模塊
數字邏輯電路的構成
組合邏輯舉例（1）：: 8 位數據通路控制器
組合邏輯舉例（2）：一個 8 bit 三態數據通路控制器
開關邏輯應用舉例及時延問題
靜態隨機存儲器(SRAM)
為什麼要設計有限狀態機(1)
有限狀態機表示方法
全局時鐘王和平衡樹結構
避免冒險競爭和流水線
示例一：用門級結構描述D觸發器；示例二：編寫測試模塊通過仿真檢查設計正確與否；
示例三：由已設計的模塊來構成高一級的模塊；示例四：帶異步復位端的D觸發器。
實例：T觸發器和計數器的實現及測試
實例：用一位全加器組成4位全加器和指令譯碼電路的設計
實例：指令譯碼電路的測試
FPGA設計中不同抽象級別HDL模型：系統級、算法級、寄存器傳輸級、門級、開關級
時序邏輯設計要點
FPGA設計中頂層測試Verilog模塊