持續集成不再是半導體的自然發展方向。需要發生什麼才能使它變得更容易？
趨勢
只是因為可以做的事情並不總是意味著它應該完成。半導體行業的一個領域正在學習如何繼續保持芯片集成的不利方面。與此同時，另一個小組剛剛開始看到將功能整合到單一基板上的好處。
一直遵循摩爾定律並將工藝技術曲線降至7納米的公司不得不重新考慮他們的許多選擇，尤其是如果內容包含任何高速模擬信號。但即使是完全數字化的芯片也存在問題。
與此同時，尋求成本敏感，電池供電的物聯網邊緣設備的公司正迅速從集成在板上的標準部件製造的設計轉向結合MEMS，模擬，RF和數字的SoC。他們以非常可控的速度跟蹤技術曲線。當他們在考慮芯片集成時，他們非常擔心IP中額外的不需要的功能。
摩爾定律的終點
摩爾定律已經為半導體行業提供了五十年的動力，儘管技術上沒有終點，但它肯定會在經濟上放緩。
“雖然我們仍然擁有摩爾定律的密度優勢，但我們現在關注的是性能，功耗和成本之間的權衡，”Cadence設計系統IP集團業務開發總監Tom Wong說。 “在28納米以下，由於工藝技術的複雜性，設計成本猛增。我們現在處理光刻效應，多圖案化和finFET設計，以及許多其它技術挑戰。看看28nm與16nm與10nm的掩模成本，我們敢問7納米掩模的價格是多少嗎？“
各個領域的成本都在上漲。 “移動到下一個工藝節點的優勢在於性能和功耗更低，”Rambus公司內存和接口部門副總裁Hemant Dhulla說。 “巨大的缺點是流片和掩模的成本。當你從一代工藝升級到另一代工藝時，它的成本會大幅增加。這不是線性增長。沒有太多的公司可以承受7nm的流片成本。“
還
有另一個組件需要花費資金。 “更多的功能增加價值，但也導致芯片面積增加，從而導致產量下降和成本增加，”ARM研發部門主管兼技術總監Rob Aitken補充道。
儘管一些市場對成本不敏感，並且願意允許芯片面積增長，但它們正在達到極限。 “總會有一些公司推動新代工技術的領先優勢，因為他們可以利用更多的晶體管以及他們從一代工藝升級到另一代工藝獲得的節能優勢，”Dhulla說。 “他們真的試圖推動儘可能高的系統性能，並且他們能夠為他們的產品收取高昂的價格。所以在很大程度上，成本是次要問題。即便如此，他們可能無法將整個設計納入芯片中。因為你可能會遇到兩種限制。一種是光刻尺寸限制，另一種涉及I / O限制的設計。“
光刻尺寸限制了可以使用單個掩模曝光的芯片表面積的量。這是由光刻設備設置的，它定義了可以暴露的最大尺寸，而不會由於掩模中的變形或瑕疵造成錯誤。如果要製作更大尺寸的芯片，則需要使用不同的掩模組進行多次相鄰曝光，所有這些都必須精確對齊。
Aitken指出：“新的封裝和組裝選項擴大瞭解決方案的空間，允許複雜的設計對於分劃板來說太大 - 或者單芯片產量會低得令人無法接受 - 可以分成幾個芯片，”Aitken指出。
直到最近，成本阻止了使其成為一個可行的解決方案。 “當你使用7nm和5nm芯片時，儘可能在老舊技術上分配儘可能多的東西是有道理的，”ArterisIP首席技術官Ty Garibay說。 “7nm和5nm非常昂貴，因此在成本範圍內有足夠的空間來優化。它使您可以將產品的關鍵部分優化為最適合的工藝流程。“
另外，新工藝節點對模擬不利。 “業界已經知道某些東西不能很好地擴展，”SRF Technologies和Certus Semiconductor總裁Stephen Fairbanks補充道。 “數字可以縮放，但模擬不行。例如比以往任何時候都更具有模擬特性的傳感器，高電壓傳感器和脈寬調製電源以及直流對直流轉換器 - 當你使用finFET技術時，這些都不能很好地集成。“
但這並不意味著模擬是不可能的。 “關於finFET器件滿足高速模擬內容所要求的速度仍存在爭議，”Synopsys DesignWare模擬和MSIP解決方案事業部高級營銷總監Navraj Nandra解釋道。 “射頻領域的從業者看到更多的電容與finFET結構，這限制了器件的轉換頻率。但人們仍在用finFET進行創新，並計算出製作鰭片（fin）的高度，如何減少晶體管上的鰭片數量，以及可能改變器件性能的其他事情。但一般的學校認為，如果你想要高性能射頻，你最好將無線電的那部分放在片外。“
只要這成為可能，它就會提供更多的選擇。 “如何在針對數字邏輯設計的過程中針對超高性能模擬或低功耗模擬進行優化”，Garibay提出的問題。 “開發人員將更加容易問到如何以不同的方式解決問題，而不是越來越難，因為上市時間本身就是成本函數。”
這些問題在芯片規劃過程中越來越頻繁地出現。 Cadence的Wong補充說：“SoC的新特性不利於集成在同一芯片上，因為它們具有RF，無線或MRAM等特定要求。” “一些功能可能需要砷化鎵，氮化鎵或其他深奧的工藝，而主流功能將繼續依賴大批量的CMOS。我們已經看到從PolySiON向HKMG過渡到finFET，現在開始看到EUV的首次實施。我們距離3nm還差得很遠，那裡將會有另一項重大技術轉向碳納米管或柵極全面FET（gate-all-around FET）技術。“
Dhulla提供了一個已經成功使用的dis-integration的例子。 “當你需要很多串行/解串器時，你可以選擇使ASIC具有邏輯，並且可以將串行/解串器作為脫芯的小芯片。 SerDes確實消耗了相當大的功率，因此您可以通過分散集成創建更多的電源管理解決方案。“
這就是為什麼高級封裝最近取得了突破。 “新的封裝能力能夠實現異構結構，從而為射頻/模擬，存儲器和高性能數字組件提供更好的隔離和有針對性的處理，這也可以引入新的電源和能源管理方法，”Aitken補充說。 “採用這種方法仍然存在成本和複雜性障礙，但我們預計隨著時間的推移這種方法會變得更加容易。”
摩爾定律為物聯網開闢了道路
儘管可能會為最先進的工藝節點構建問題，但其他市場剛剛開始走向SoC。 Certus公司的費爾班克斯說：“在先進的工藝節點上，存在分散集成問題，但在40納米和65納米稍大的節點處，集成了先前在180納米處集成的功能。” “每個人都在試圖找到功能，成本，功耗和性能之間的平衡點。”
芯片鑄造廠（既芯片代工廠）正在回應。 “代工廠正在改造55nm和40nm工藝節點，併為邏輯庫提供厚氧化層器件，以提供低得多的洩漏電流，”Nandra說。 “他們正在添加嵌入式閃存。新的40nm工藝可能具有集成嵌入式閃存的洩漏庫非常低，這兩者都是物聯網設備所需的技術。他們也希望在MEMs設備中進行封裝。其中許多是低速應用，需要延長電池壽命。“
“臺積電剛剛發佈了一款採用BCD技術的65納米處理器，”Fairbanks補充道。 “GlobalFoundries也是這樣做的。他們正在將更多的高電壓功能與舊數字電路集成在一起。 180nm是今天的流行的工藝節點，因為您可以將許多高電壓和雙極技術與180nm數字集成在一起。我預計公司會希望整合稍好於180納米的數字工藝，所以我們看到了對65納米的需求推動。“
就像其他部分一樣，內容也會增長。 “我們希望在邊緣和枝葉設備上看到越來越多的功能和複雜性，”Aitken說。 “這將允許進行更多的本地化處理，以便減少延遲和對帶寬的要求，而不是全面雲端方法。”
但這並不意味著他們停止關心面積。 “我們看到的一個因素，尤其是在更成熟的節點上，是用於物聯網組件的精心設計的芯片，”西門子公司Mentor的Caliber DRC應用市場總監John Ferguson說。 “最終，他們不需要大量複雜的模具，而是可以專注於非常小的模具以達到特定的目標。”
Nandra提供了一個尋找更精簡的物聯網IP示例。 “我們必須重新設計我們的USB 2 IP，以便為40ULP IoT設備消耗更少的面積。為了達到更小的面積和更低的功耗，在某些功能中存在權衡。某些功能已被刪除，其他功能（如電池充電）已添加。代工廠不僅改造了他們的超摩爾技術，而且IP供應商不得不重新考慮一些架構，以將面積和功率數量納入這些市場的有用範圍。他們仍然需要USB 2，但他們不需要480MB / s。他們關心他們需要的數據速度的最佳功率和麵積。“
他們也在更密切地審查知識產權（IP）。 Ferguson說：“仍然需要一個好的，值得信賴的IP。 “主要的區別在於，以前可能有一部分IP可用於各種SoC，現在它可能更具有功能性。”
工具也可以幫助刪除浪費的邏輯。 “較少的晶體管和開關節點直接轉化為較低的平均功率和動態功耗，並降低了峰值電流，”Baum首席執行官Andy Ladd說。 “當採取這種方法時，理解和分析功耗的方法至關重要。否則，設計師無法理解其功能和功耗之間的權衡是否符合項目目標。 EDA社區需要提供技術，以在設計週期的早期實際場景下精確分析功耗。此外，IP提供商必須提供IP塊的功率模型，這些模塊被用作基於SoC的設計的基礎，以便設計人員可以使用不同的IP配置進行即插即用，從而優化功耗與功能。“
創建具有代表性的場景是即將批准的便攜式刺激標準的目標之一。 “過去，系統級測試必須由人工創建，並涉及編寫能夠在設計中的處理器上運行的代碼，”Breker Verification Systems首席執行官Adnan Hamid說。 “這是困難的，耗時的，並且對當今設備支持的複雜用例的覆蓋率非常低。通過便攜式刺激，可以快速方便地創建具有代表性的場景，從而能夠評估IP選擇和功率優化策略。“
有人問，是否分散集成也可能是物聯網的有效選擇。 “使用XPoint，Optane，MRAM或ReRAM等下一代NVM技術，您無法在該技術中構建邏輯，”Garibay說。 “因此，我將進行2.5D或3D堆疊，快速有效地獲取邏輯，並利用這些新技術。”
集成的問題
通過去集成，創造了一種新的集成挑戰。 Rambus的Dhulla指出：“在一個無法將所有東西都集成到一塊芯片的環境中，你必須在多個芯片上設計和分割整個功能，並且這些芯片如何相互連接在戰略上變得非常重要。” “在概念上，小芯片似乎是合乎邏輯和吸引人的。挑戰在於小芯片和ASIC之間的接口。廣泛採用小芯片的一大挑戰是具有成本競爭力的封裝。多家工廠需要解決這個問題並提供更好的封裝解決方案。“
Garibay說，這不是一個技術問題而更像一個商業模式問題。 “英特爾有優勢，因為他們自己生產芯片的所有部分。當您從多家公司的芯片中創建2.5D或3D系統時，停止創新的事情就是找出死掉的多芯片系統的原因。尚未有一款能將兩種不同公司產品結合的產品投放市場。這是根本問題。沒有人可以同意，當你有一個可能會死亡的組合芯片，誰支付它？“
這種新的整合水平也創造了機會。費爾班克斯說：“雖然存在一些分散集成，但它們之間的I / O接口正變得高度專業化。 “如果你使用現成的標準I / O，你會做出犧牲。它可以優化功耗或面積或適用於多種標準和功能。您嘗試添加到芯片中的功能越多，您在I / O中需要的功能就越多。我們看到的集成度越高，我們就越想優化I / O，以實現諸如佔用空間和功耗等事情。無論是更多的集成還是去集成，I / O專業化變得越來越重要。“
這就創造了自己的一系列問題和優勢。 Fraunhofer自適應系統部門工程系統集成經理Andy Heinig說：“新型封裝類型可以減少I / O引腳的必要空間。 “在層壓板上使用100μm銅柱的芯片可以在小面積內實現大量I / O。而且，扇出技術只需很小的額外成本就可以增加I / O的面積。但是肯定的是，這種集成方法需要早期的芯片和封裝規劃，以及EDA工具的設計支持。我們與客戶的經驗表明，在產品定義階段或不久之後，I / O發生最大可能的優化潛力。如果在芯片已經設計好的情況下完成，那麼就沒有什麼可以優化的。“
封裝基礎設施變得越來越重要。 “歷史上，圍繞設計套件和EDA驗證的要求非常低，”Ferguson說。 “我們現在開始看到這方面的重大變化，甚至OSAT也加入了確保整個生態系統設計完整性的概念。”
另一個需要解決的問題是缺乏適用於芯片間通信的通信協議。 “HBM2今天是默認的，”加里拜說。 “英特爾/ Altera Stratix 10使用HBM2作為客戶可接受的端口，同時還定義了兩種專門針對數據移動優化的協議。我認為在2.5D和3D領域中存在可以實現芯片的互操作性的IP差距。根據協議調整公司對於高針數3D是有用的。“
結論
我們還有很長的路要走，可以購買小芯片並將其集成到產品中，但牆上的文字已經變得非常清晰。 Cadence的Wong為企業提供了一個戰略思考。
Wong說：“不要將整個複雜的SoC從一個工藝節點遷移到下一個工藝節點。 “分而治之。只遷移需要下一個進程節點提供的最高性能的設計部分。保留你花費了很多時間驗證的複雜功能IP，並繼續以小芯片的形式使用它。並利用2.5D內插器等封裝。在移動到下一個節點之前最大化您的投資。“
芯片設計的經濟性比技術可能性更重要。隨著新型工藝節點越來越昂貴，封裝技術開始看起來更具成本效益 - 而且價格可能會大幅下降。而今天沒有看到這一點的公司可能會在明天落後。
（完）
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