说起半导体技术发展，总是离不开「摩尔定律」：由英特尔创始人之一的Gordon Moore 高登摩尔提出的，这定律是指，价格不变的情况下，积体电路上可容纳的晶体管数目，约每隔两年便会增加一倍，效能也会增加一倍。
摩尔提出定律后，半导体产业一向坚持以18个月为周期，升级半导体的纳米制程，而外界普遍盛行摩尔定律将淘汰的舆论下，台积电则相当尽心尽力的履行这一步调。
3 纳米制程技术就定位
据《EE Times》报导，台积电正朝 3 纳米制程、封装技术进步和特殊模组应用发展。今年第25 届的北美技术研讨会上，台积电指出，目前正研究开发3 纳米制程和2 纳米制程等技术。
半导体芯片制程经常使用所谓的几nm，指的是积体电路电晶体栅极的宽度，也称为栅长。栅长越短，就可在相同大小的矽片上整合更多电晶体。
台积电研究发展/ 技术发展资深副总经理米玉杰(YJ Mii) 表示，硫化物和硒化物的2D 材料，具有良好的性能，因为沟道厚度每低于1nm，可以提供比7nm 栅极长度更高的驱动电流。
封装技术的进步
去年，台积电宣布推出封装技术Wafer-on-Wafer(WoW)，透过TSV 硅穿孔技术，实现真正的3D 封装，而这项封装技术，主要也会用在未来的7nm 及5nm 制程。
在封装方面，有关其最新选项的新细节。WoW 适用于相同尺寸的两个芯片晶圆体，而SoIC 则可堆叠多个不同尺寸的芯片晶圆体。两者都专攻高性能计算系统，不过仍在开发中，预计到2021 年才会出现实质的商业产品
上图显示奈米工艺节点的制程(图截自EE Times)
与此同时，台积电今年也正在扩展其2.5D CoWoS 技术(Chip on Wafer on Substrate)，以支援比光罩(reticle) 大两倍的基板。
CoWos 技术，是将逻辑芯片和DRAM 放在硅中介层（interposer）上，然后封装在基板上之技术。
台积电也报告，为嵌入式存储器，图像传感器，MEMS 和其他组件提供的七种不同专业流程的进展。
至于5G 手机，台积电表示，正在优化，用于毫米波(mmWave) 前端模组的28 至22 纳米。
台积电营运兼晶圆厂营运资深副总经理王建光表示，今年公司计划在资本支出上，投入约105亿美元，将产能略增至2%，达每年约1200万片12吋晶圆。
Tirias Research 的分析师Kevin Krewell 更表示：「这对台积电来说，是一个相当稳扎稳打的未来发展路线，值得注意的是，台积电和三星都已提升极紫外光刻机(EUV) 并领先于英特尔。」
【如果你喜欢EDA365的文章，记得关注和点赞哦！】
閱讀更多 EDA365電子論壇 的文章
