我是麵筋聽說有人烤我

摩爾定律只是對未來半導體發展的一個預測，可以對定律進行更改，技術的發展，預測沒有那麼準確。

摩爾定律的極限數值難以界定，不斷突破

像之前按照摩爾定律芯片裡面的晶體管是每一年可以增加一倍的數量，現在應該就不是這個數量了。如果現在是7納米的製程，用定律來看物理極限就會定位5納米。芯片的物理極限很難用數據來界定，只能是接近原子的尺寸。

芯片的納米就是晶體管柵極的寬度，寬度越小，製程更先進

芯片裡面有數億計的晶體管，它的結構主要是由漏極、源極和柵極構成的，漏極和源極負責電流流通，柵極就起到開關控制的作用。像芯片的納米其實就是晶體管柵極的寬度，柵極更短，同尺寸的晶圓上就可以加入更多的晶體管。像7納米的芯片，柵極已經達到了極限，再縮短的話就會使電子移動的距離不夠，出現漏電的現象發生。

新型魚翅形晶體管和技術升級助力5納米制程

臺積電可以做到5納米，芯片研發科學家林本堅貢獻了很大的力量，他提出了獨特的芯片技術方法，將新型魚翅形的晶體管植入到髮絲大小的半導體。這種新型的晶體管體積更小，加上新的技術使芯片製程上升了一個檔次，甚至還可以突破3納米。

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去年，臺積電董事長張忠謀應交大EMBA之邀，發佈演說的時候表示：2017年，臺積電製程已演進至10nm，2018年要量產7nm，5nm則將依序接後。

3nm的發展時間基本上已經有一定的計劃了；更加可怕的是他表示2nm，強調再往2nm以下，難度相當高。還要再過幾年才能確定是否有2nm以下的可能。張忠謀是臺積電董事長，也是全球半導體行業頂級的大佬之一，他說話是很有分量的。

在我看來，如果低於2nm，或者是發現到1nm的話，很可能到了極限了。很可能大家不再需求更加低的nm等級了，而是找另外的材料。但是目前來說，還沒有比硅更好的、更加適應量產和使用的材料來做半導體。

如果低於2nm，那就是行業要有革命性的發明和理論改進，這才可能做到更精細了。

所以當工藝製程突破物理極限之後，再想尋求新的製造技術就不能單純的從減小柵長上做文章了，畢竟已經小到了7nm，再加入各種其他輔助裝置減少漏電問題也會得不償失。在這樣的情況下，只能從材料上入手，通過改變材料從而改變特性，進而再有所突破。

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摩爾定律指的是在價格不變的情況下，芯片上可容納晶體管數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。

從當前芯片製造來看，要實現摩爾定律，芯片製造工藝必須不斷提升。工藝節點從90nm、65nm、40nm、28nm、16nm到現在的7nm，芯片廠家不遺餘力地減小晶體管柵極寬度來達到工藝的升級，但到了7nm之後，晶體管的漏電問題越來越嚴重，單純靠減少晶體管柵極寬度的方法已經無法提升芯片製造工藝。

這個時候各廠家各顯神通，採用不同的方法解決漏電問題。intel的高介電薄膜、SOI、鰭式場效電晶體技術等等技術應運而生。不過難度越來越大，各大廠家受阻嚴重，GlobalFoundaries放棄7nn研發，intel的10nm一推再推，目前7nm量產順利的主要就是臺積電和三星了。

臺積電的5nm預計明年Q1量產，華為的最新麒麟990預計將採用5nm工藝。而最新的新聞，臺積電的3臺積電的5nm預計明年Q1量產，華為的最新麒麟990預計將採用5nm工藝。而最新的新聞，臺積電的3nm工藝已經啟動，預計2022年量產，後面的工藝進步越來越難，需要新的技術上的突破。

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在之前，業界普遍認為，7nm已經是極限，再小會導致電子偏移，發熱嚴重，效率變低，性能會適得其反。不過臺積電對5nm進展感到非常滿意，自信能夠按照計劃量產。根據臺積電的規劃，其 5nm(CLN5)將繼續使用荷蘭ASML Twinscan NXE: 3400 EUV光刻機系統，擴大EUV的使用範圍，相比於第一代7nm晶體管密度可猛增80％(相比第二代則是增加50％。而為了追求這個先進工藝，臺積電投入巨資，讓所有競爭對手都望塵莫及。

另外摩爾定律只是定律不是真理，5nm的極限摩爾當年是沒提到的

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摩爾定律是由英特爾（Intel）創始人之一戈登·摩爾（Gordon Moore）提出來的。其內容為：當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。

從以上可以看出，“”摩爾定律“”並非一個科學理論，而是個人主觀臆斷。在近半個世紀幾乎符合這個判斷，但進入21世紀以來，芯片的製造的速度放緩，性能提升更是緩慢，是這個推斷已經破產。

從理論上，這種推斷也是站不住腳的，凡事都有個極限，當越接近極限更進一步就要比前面困難得多，所需的時間也更長。

芯片的製程，如提問中的硅5納米，和摩爾定律沒有任何關係，儘管摩爾定律是一個錯誤的個人臆斷。

李俊明26

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寶媽交流群

物理極限本來就是7nm，臺積電三星搞的是等效5nm，用3d堆疊或者其他方法提高密度，就變成等效5nm 3nm

richard008

純硅基芯片的物理極限的確是7nm,低於7nm硅原子就會出現電子漂移，但人們通過研究在硅基上參入金屬離子，在源極和漏極埋下一層強電介質膜來解決了漏電問題。

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芯片上集成了太多太多的晶體管，晶體管的柵極控制著電流能不能從源極流向漏極，晶體管的源極和漏極之間基於硅元素連接。隨著晶體管的尺寸逐步縮小，源極和漏極之間的溝道也會隨之縮短，當溝道縮短到一定程度時，量子隧穿效應就會變得更加容易。晶體管便失去了開關的作用，邏輯電路也就不復存在了。

據業內人士分析，“臺積電的3nm製程，很可能才是在摩爾定律下最後的工藝節點，並且臺積電的3nm工藝會是關鍵的轉折點，以銜接1nm工藝及1nm之下的次納米新材料工藝”。

臺積電的創始人兼董事長張忠謀也表示，摩爾定律在半導體行業中起碼還可存續10年，這其中就包括5nm工藝、3nm工藝，而臺積電會不會研發，以及能否研發出2nm工藝，則需要再等幾年才能確定。

最後要說的是，即便硅基芯片終有一天非常非常地接近物理極限，人們還可以尋找到其他如採用新材料等技術路徑來驅動計算性能持續提升。

在半導體行業，所謂工藝極限是特定而相對的，特定指的是7nm極限是在半導體FinFET工藝下的物理極限；而相對的意思是每次遇到瓶頸的時候，工業界都會引入新的材料或結構來克服傳統工藝的侷限性。

10年前我們遇到了65nm的工藝極限，工業界引入了HKMG，用High-K介質取代了二氧化硅。

5年前我們遇到了22nm的工藝極限，工業界發明了FinFET和FD-SOI，前者用立體結構取代平面器件來加強柵極的控制能力，後者用氧化埋層來減小漏電。

現在7nm是新的工藝極限，工業界使用了砷化銦鎵取代了單晶硅溝道來提高器件性能。

當然這裡面的代價也是驚人的，每一代工藝的複雜性和成本都在上升，現在還能夠支持最先進工藝製造的廠商已經只剩下Intel、臺積電、三星和GlobalFoundries了。

至於7nm以下，就要依賴極紫外(EUV)光刻機了。

閃德資訊

當年比爾蓋茨還說不管什麼時候對誰來說640K的內存足夠用了[摳鼻]

關鍵字: 摩爾定律 科技 芯片