晨曦丶23

手機性能不會有上限。

即使集成電路達到了工藝能力上限，還有量子芯片、量子計算機和量子人工智能，接下去還會有生物芯片和生物計算機等。

發展到一定階段，手機也會發生革命性的進化，人機交互可能完全不需要手機。馬斯克的公司已經成功地給人腦裝了一個信息接口（就像USB），可以實現人腦與電腦之間的通訊。人不需要上學了，把需要的知識一次性送進人腦，也可以隨時隨地進行刪減和補充！

有些嚇人吧，人工智能是本世紀最危險的技術！

深藍ME

感謝您的閱讀！

我們看看目前傳出來的1nm工藝製程到底是怎麼實現的呢？美國科研人員突破了極限，實現了1nm工藝，這種被物理限制絕無可能的情況是怎麼實現的？他們使用的是電子束印刷工藝，材料也不是硅基半導體而是PMMA（聚甲基丙烯酸甲酯）。

無獨有偶，同樣是美國實驗室，通過納米碳管和二硫化鉬實現1nm工藝！

可是，這些工藝的實現，基本上都是要淘汰，我們現在所熟知的激光光刻設備！可能那時候，ASML的光刻機就沒有那麼多市場了。

其實，從芯片的製造來看，7nm就是硅材料芯片的物理極限，這是摩爾定律是不容被打破的。可是，我們一方面發現了，所謂的技術也是用來打破的。比如，現在的臺積電已經達到了5nm工藝製程，並且已經超過了80%的良品率。

其實，根據臺積電的介紹，5nm EUV 可將密度提升約 1.84 倍、能效提升 15%（功耗降低 30%）。

我們以為7nm的摩爾定律是不可以打破的，可是臺積電的5nm工藝製程卻又有些赤裸裸。 不過，臺積電也表示，它是將利用先進封裝實現的系統級密度，進一步增加晶體管的密度，從而實現5nm工藝，包括未來的2nm或者3nm可能也很難打破摩爾定律。

LeoGo科技

居然還有人傻不拉幾的洋洋灑灑幾千字配著圖論述工藝到1nm以下，實在是不忍直視。

首先簡要說明一下FinFET工藝實現商用的背景，這項技術是一個階段性分水嶺，出現在16/14nm節點。主要是因為之前的20nm節點慘不忍睹，因為在這種微觀尺度上，已經受到了明顯的量子隧穿效應影響，微觀尺度的電子具有波動性質，能夠展示出隧穿行為，大量的電子根本不會沿著你在硅晶上雕刻的微觀電路走，從宏觀上來看，就是你這塊CPU漏電了，你加再高的電壓，CPU性能都沒有得到多少提升，白白浪費了電流。

在這種前提下，你製程工藝越小，微觀尺度的影響越大，量子隧穿效應越明顯，製程帶來的性能提升越小，由於芯片面積減小發熱更集中，在這個時候，製程進步已經是一個死局了。所以只好在16/14nm節點引入了FinFET工藝，強行中和了製程縮小帶來的副作用。

但是這治標不治本，量子力學是現代物理學三大基石之一，只要你製程越來越小，你就永遠逃不出他的魔爪，而且製程越小受到的影響越大，這是宇宙決定的。在5nm製程附近，就會遇到嚴重的經濟性問題，即製程縮小已經無法帶來優異的半導體物理屬性，更別說什麼1nm以下了，除非你強行扭轉物理定律，否則在這個尺度，無論你是用硅還是什麼牛逼材質，電子一視同仁，根本不會鳥你的電路。未來相當長一段時間的芯片不會依靠縮小製程來提升性能，需要依靠的是降低成本，改進工藝，擴大規模，優化架構。

往昔的智慧

    說到手機處理器，我們會經常聽到10nm、7nm，明天可能會量產5nm製程的處理器，未來會不會有1nm製程呢？這些10nm、7nm又指的是什麼呢？下文具體說一說。

    製程

    一顆手機處理器集成了百億個晶體管，比如華為的麒麟990處理器，指甲殼大小集成了103億個晶體管。一個晶體管的結構大致如下圖所示▼。

    在晶體管的結構圖中，電流從source（源極）流入Drain（漏極），Gate（柵極）相當於閘門，負責控制源極和漏極之間的通斷。我們所說的10nm、7nm就是柵極的最小寬度。通常情況下，柵極寬度決定了電流通過時的損耗，表現出來就是手機常見的發熱、功耗。

    製程工藝發展

    當晶體管的尺寸縮小到10nm時，會產生量子效應，就像大家看過的電影《蟻人》場景中所描述的一樣，需要改進晶體管的結構和材料，才能延續摩爾定律。

    根據半導體發展的路線，可以看出：

• 28nm技術節點採用了HKMG；

• 16/14nm改變了傳統的平面結構，轉向FinFET結構；

• 7/5nm，開始採用了Co作為MOL佈線材料以及EUV光刻，金碧御改進了FinFET結構；

• 4/3nm，FinFET將會被GAA結構取代，採用硅納米片；

• 2nm，採用Forksheet結構；

• 1nm，EMEC計劃採用CMOS結構的Complementary FET(CFET)結構。

    總之，一個原子的大小隻有0.1nm，1nm的製程工藝，一條線容納10顆原子，製程工藝可以說相當複雜，只要一個原子有缺陷，那麼就會產生不可知名的現象，嚴重影響產品的良品率。

Geek視界

“極客談科技”，全新視角、全新思路，伴你遨遊神奇的科技世界。

從歷史進程的角度來看技術都是向前發展，並不會因為某個侷限而停滯不前。

科技發展如果出現瓶頸，將會出現兩種情況：

• 一種是突破當前的限制，例如您所說的1納米的問題，向0.5納米或者更高端發展；

• 一種是突破當前的工藝，一種新的製作模式來替代當前無法突破的瓶頸。

至於選擇哪種發展路線，只需要靜待，時間便會給出我們正確的答案。

當前半導體的發展依然符合摩爾定律

在半導體芯片產業一直遵循著一項黃金定律，那就是摩爾定律。

摩爾定律是由英特爾的創始人之一戈登·摩爾提出，主要的意思如下。當價格不變的情況下，集成電路上所容納的半導體芯片每隔18至24個月便會增加一倍。換句話來說，同樣的價格，每隔18至24個月能夠買到產品的性能會翻一番。這一黃金定律一直支撐著半導體芯片的發展進度，歷史數據證明確實如此。

戈登·摩爾提出這一定律的時間是1965年，應邀《電子學》雜誌書寫觀察評論報告時發現的現象。畢竟時間相隔久遠，半導體晶體管的面積瓶頸開始顯現。例如問題中提到的1納米，甚至是更小的納米問題，摩爾定律面臨失效的問題。

當摩爾定律被打破之後，又該何去何從

當人類製造工藝達到極限，晶體管的面積無法持續縮小，摩爾定律勢必會有失效的那一天。

那麼，是否意味著我們的手機性能發展到極限了呢？答案依然是否定的，當單體發展出現瓶頸，可以通過整體資源來帶動單體性能的提升。什麼意思呢？這與未來萬物互聯以及5G網絡有著較大的關係。轉變一下思路，我們的手機不作為計算的主體，依靠背後強大的雲服務器來進行計算，手機僅僅作為個人用戶與雲服務器連接的終端。

當然，這也僅僅是破除手機性能發展局限的一種思路。真正到達手機性能瓶頸期的那天，估計將會有很多備選方案供我們選擇。大家完全沒有必要擔心手機的性能問題，摩爾定律雖然在硬件上失效，但是在其他方面依然會發揮著作用。

硬件性能的侷限，能否造成手機發展的制約問題，您怎麼看？

歡迎大家留言討論，喜歡的點點關注。

極客談科技

臺積電現在的工藝使用的FinFET技術，但這項技術到了5nm基本就已經是到頭，理論上已經無法持續下去。

當然，這並不意味著5nm是極限，我們仍舊有可能取得突破，實現3nm、2nm，甚至是1nm，前提是採用更新的技術和材料，至於題主說的1nm未來如何實現，採用何種技術當前並無定論。

1、FinFET技術5nm是極限：

此前曾認為使用FinFET技術到7nm已經是極限了，但在技術攻關的情況下解決了一些問題，從而取得了新的進展達到了現在的5nm。但是到了這一層原先的FinFET技術就真的是到頭了。如果想要繼續使用這項技術研發5nm以下的工藝，那麼整體的成本將會非常高昂，並且會迎來各種不確定性。

現有已經有研發團隊在攻關3nm技術，但從實際情況來看並不樂觀，在功耗、性能和麵積微縮等方面並不比5nm更具備優勢。

2、臺積電未來將使用新技術研發3nm：

對於5nm以下的工藝，國際半導體技術路線圖（ITRS路線圖）是逐步研發5nm、3nm、2.5nm以及1.5nm。由於FinFET技術已經實現了5nm這，那麼未來的目標是突破3nm，但將採用全新的技術nanowire FET或者是nanosheet FET（下圖），前者為臺積電計劃採用，或者則是三星所採用。這兩項新技術由於實現的總體方式類似，因此被統稱為環柵技術（gate-all-around），簡稱GAA。

3、如何實現3nm以下工藝現沒有明確方案：

目前各家代工廠商的路線圖基本都知道3nm，想要繼續實現突破目前來看還沒有明確可行的技術方案。雖然ITRS路線圖是給出了最低1.5nm的工藝，但真正要實現突破3nm工藝，那就相當於要突破現有的半導體理論，也將進入介觀物理學領域，這已經不僅僅是代工工藝的要求了，而是要去解決現實的物理學問題了，真正的達到了物理極限。

同時，想要解決以上問題，還得耗費鉅額資金，從目前的趨勢來看，光是3nm工藝就得耗費50億美元上下的資金，這還不算後續建設生產晶圓廠的成本費用，這塊加上這費用更是直線上升，輕鬆過百億美元。

Lscssh科技官觀點：

綜合現有各家的技術路線圖，未來工藝製程將在3nm這一節點先告一段落，未來是否能正真取得突破還很難說，題主說的1nm的工藝不是短期能實現的。此外，研發3nm以下工藝將耗資巨大，如何在收益和成本之間取得平衡也很難說，對廠商來說也是要賺錢的，如果收益和投入不成正比，不管是臺積電，還是三星、Intel都可能會適可而止。

Lscssh科技官

1nm只是目前物理尺度上的極限，而且這個指標目前也只是針對硅（Si）基材料來說的。

對於手機性能提升方面我們可以直接映射為其內部芯片性能的提升。芯片性能的提升主要依賴於處理速度（Performance）的加快、功耗(Power)的降低、面積（Area）的縮小，即所謂的速度更快，功耗更小、集成度更高。當其物理尺寸到達極限時並不代表著芯片性能的停滯不前。國際半導體技術發展路線圖（ITRS）預測，想要繼續提升芯片性能，將需要採用新材料、新技術及新的晶體管幾何結構。我們可以從芯片產業的發展角度來闡述這個問題。

集成電路芯片製造產業在過去六十多年中，基於應用新技術，即使特徵尺寸持續縮小，晶體管仍可以實現連續的性能改進，如應變硅技術的出現，高k柵極電介質（其中k是電介質的相對介電常數）以及金屬柵極技術 -- 即所謂的High-k Metal Gate (HKMG)技術。

然而，當集成電路芯片製造產業的特徵尺寸縮小到22nm時，使用傳統的平面微納加工工藝技術，已經不能完全解決由於其溝道尺寸的縮小而帶來的器件性能劣化的問題。在平面器件中，隨著特徵尺寸的進一步減小，對於極薄的柵極氧化層，雖然可以通過柵極電壓對溝道進行控制，但這將導致漏電流的增加，最終導致載流子遷移率（μ）降低，體平面技術無法使晶體管的性能做出顯著的改進。1999年，胡正明教授及其團隊提出了Fin-FET （鰭式場效應晶體管）的器件

目前集成電路芯片工藝發展到5nm節點，Fin-FET晶體管結構似乎也將要到達其物理極限。日前，在日本舉行的“三星晶圓代工論壇”會議上，Samsung公佈了其新一代芯片製造工藝的進展。Samsung表示，儘管在10nm, 7nm和5nm的工藝節點上，其工藝進度都落後於tsmc，但其表示在明年就將完成3nm工藝的研發。在3nm的工藝節點上，Sumsung通過引入Si納米線結構，將從目前主流的FinFET晶體管結構轉向最新的GAA（Gate-All-Around）環繞柵極晶體管結構，其將第一代GAA晶體管稱之為3GAE工藝。

新材料方面，從石墨烯的發現為開始，二維新型納米材料因為其獨特的物化性質，在集成電路微電子工藝研究人員看來具有高度的工業應用前景。二維材料（2DM）指在兩個維度上為非納米尺度（1-100nm），而在另一維度則為納米尺度的材料。相較於傳統的Si基材料，以石墨烯、黑磷（BP）、過渡金屬二硫化物（TMDs）等為代表的二維材料，可以為載流子的遷移提供極薄的“溝道”形成新的晶體管器件模型。如，2011年，IBM公司的研究人員發現石墨烯晶體管GFETs 的截至頻率可以達到155GHz。通過器件模擬表明GFETs的截止極限頻率可以達到350GHz，在同等條件下已經超越了硅基晶體管。而且對於二維材料無論是在單層厚度上或相應納米線尺度上都可以小於1nm。

每次集成電路芯片製造節點到達一定瓶頸時，都會有相應的新技術、新材料、新結構等出現，持續推進芯片性能向更快、功耗更小、集成度更高發展。可以看出，通過引入新材料加快芯片的處理速度，通過引入新結構降低芯片的漏電功耗等都是使芯片性能繼續提升的方法。

所以，針對這個問題我們可以說，1nm只是到達了Si基工藝技術的物理極限，但不一定是其它已知或未知適用於集成電路芯片製造產業的半導體材料的物理極限。而即使到達物理極限，通過開發新技術或新結構等依然可以對芯片的性能進行改進和提升。

芯片流

問題：未來臺積電的工藝達到1納米的話，那麼是不是1納米就算封頂了？手機性能上不去了嗎？

回答：手機性能提升可以通過很多方面，同時在1納米之後不一定就封頂了。

納米制程

我們智能手機使用的芯片屬於半導體，半導體行業中，在製造的時候有一個很重要的指標，那就是製程。

這個製程是晶體管中柵極的最小寬度，如果這一個最小的寬度能夠做到更小，在理論上就會降低了半導體的耗電，也降低了發熱。同時也意味著在同樣的尺寸上能夠放入更多的晶體管；在同樣的發熱和能耗中，性能更加強。

但是，英特爾表示，臺積電在玩文字遊戲，因為英特爾的10nm工藝能夠比它的7nm工藝在同樣的體積下能夠容納更多的晶體管。

目前，臺積電使用FinFET的工藝，理論上極限就是5nm的工藝了。那麼到了5nm之後就無法突破了嗎？

並不是的，因為到了5nm之後就採用更加先進更加昂貴的工藝，例如傳說會在4nm或者是3nm製程中，就會採用GAA結構，在2nm製程中就會使用Forksheet的機構。

臺積電CFO何麗梅曾透露臺積電5nm製造工藝預計於2020年上半年實現量產~臺積電聯席主席兼CEO蔡力行此前透漏最快會在2022年量產3nm工藝，而且2nm工藝已經處於處技術規劃早期。

所以，以後即使真的到了1nm，很大可能繼續出現更加先進的工藝和結構，製程會更加小，因為高新的技術就代表著利潤，自然企業就有動力了。

當時20nm的時候，Intel研發出高介電常數薄膜和金屬門集成電路和FinFET鰭式場效晶體管結構，重新提升了行業的上限。以後都會一樣的~

提升性能的方式有好幾種

提升手機的性能，最重要的是提升芯片的性能，但是除了芯片，閃存的性能、內存的性能、系統的優化都很重要的。

同時，提升芯片，除了提升製程工藝之外，芯片的架構、面積等都很重要的。這些都是提升的手段~

太平洋電腦網

要相信技術是不斷髮展的，以前我們也不相信半導體工藝能進入納米時代，但是目前我們已經進入了個位數的納米時代，而且還是不斷進步，臺積電10年內肯定能做到1納米的工藝水平，而接下來肯定還有0.8納米、0.5納米等等，計算單位還有皮米、飛米等等。

進入10nm以後，我們看到的只是工藝進步放緩，因為在半導體制造一些環節遇到了一定瓶頸，比如進入5nm以後必須把傳統的光刻工藝換成極紫外光刻，這個替換升級成本是非常高的，沒有一定實力的企業做不到，而且很多芯片代工廠到了這一步就暫時放棄了，所以半導體工藝進步確實會越來越難，但是趨勢不會改變。

英特爾曾經也在22nm時代換成了3D晶體管架構，保證了更好的芯片性能和良品率，所以不用擔心，到了1納米以後肯定還會有一系列新的技術出現。而半導體工藝只是決定芯片性能的一個方面，並不是工藝越先進，處理器芯片性能就一定更好，畢竟架構設計也非常重要，至少短時間內我們不用擔心手機的性能上不去，也不用擔心半導體到了1nm就無法前進。

嘟嘟聊數碼

從歷史進程的角度來看技術都是向前發展，並不會因為某個侷限而停滯不前。

科技發展如果出現瓶頸，將會出現兩種情況：

一種是突破當前的限制，例如您所說的1納米的問題，向0.5納米或者更高端發展；一種是突破當前的工藝，一種新的製作模式來替代當前無法突破的瓶頸。

至於選擇哪種發展路線，只需要靜待，時間便會給出我們正確的答案。

當前半導體的發展依然符合摩爾定律

在半導體芯片產業一直遵循著一項黃金定律，那就是摩爾定律。

摩爾定律是由英特爾的創始人之一戈登·摩爾提出，主要的意思如下。當價格不變的情況下，集成電路上所容納的半導體芯片每隔18至24個月便會增加一倍。換句話來說，同樣的價格，每隔18至24個月能夠買到產品的性能會翻一番。這一黃金定律一直支撐著半導體芯片的發展進度，歷史數據證明確實如此。

戈登·摩爾提出這一定律的時間是1965年，應邀《電子學》雜誌書寫觀察評論報告時發現的現象。畢竟時間相隔久遠，半導體晶體管的面積瓶頸開始顯現。例如問題中提到的1納米，甚至是更小的納米問題，摩爾定律面臨失效的問題。

當摩爾定律被打破之後，又該何去何從

當人類製造工藝達到極限，晶體管的面積無法持續縮小，摩爾定律勢必會有失效的那一天。

那麼，是否意味著我們的手機性能發展到極限了呢？答案依然是否定的，當單體發展出現瓶頸，可以通過整體資源來帶動單體性能的提升。什麼意思呢？這與未來萬物互聯以及5G網絡有著較大的關係。轉變一下思路，我們的手機不作為計算的主體，依靠背後強大的雲服務器來進行計算，手機僅僅作為個人用戶與雲服務器連接的終端。

當然，這也僅僅是破除手機性能發展局限的一種思路。真正到達手機性能瓶頸期的那天，估計將會有很多備選方案供我們選擇。大家完全沒有必要擔心手機的性能問題，摩爾定律雖然在硬件上失效，但是在其他方面依然會發揮著作用。

硬件性能的侷限，能否造成手機發展的制約問題，您怎麼看？

關鍵字: 科技 量子 臺積電