2020年2月6日，美光科技宣佈交付全球首款量產的低功耗DDR5 DRAM 芯片，隨後，三星S20系列和小米10系列手機先後發佈，全新的LPDDR5內存成為兩家的共同賣點之一，這也預示著DDR5的時代即將到來。今天我們就來聊一聊DDR5的發展過程，設計難題以及如何通過仿真來應對DDR5設計挑戰。
本文主要目錄：
01. DDR技術的發展歷程
02. DDR5的出現，帶來了哪些設計挑戰？
03. 如何通過仿真及建模中的創新克服DDR5技術挑戰
04. DDR5仿真解決方案
05. DDR5仿真實例
01 DDR技術的發展歷程
在計算機和移動設備中，DDR作為一個數據的緩衝區，CPU所需訪問與處理的數據幾乎都會經過這裡。同時除了暫存CPU運算數據，DDR還需要承擔與外部儲存器交互數據的使命。隨著CPU處理能力的不斷提高，內存的速度和容量也在不斷地提升。
從DDR的發展圖中可以看到，DDR的傳輸速率在成倍提升，而其迭代速度也在不斷加快。
如今，佔據著主流市場的是從2014年底開始上市的DDR4。較低的工作電壓以及最高可達4266MT/s的傳輸速率，使其達到前代DDR3三倍速率的同時，擁有更低的功耗。
但是，隨著CPU的核數不斷增多，內存的性能又將成為新的瓶頸。因此JEDEC協會早在2017年就開始和各大SDRAM廠商協作，著手起草DDR5標準，DDR5技術規範草案和LPDDR5的更新標準都已公佈，不過至今還未推出正式版本。
目前而言，DDR5的最高速率預計可以達到8.4GT/s，是DDR4的兩倍。同時，工作電壓也從1.2V降低到了1.1V，這也意味著DDR5在性能提高的同時，進一步降低了功耗。
02 DDR5的出現，帶來了哪些設計挑戰？
DDR5的速率最高超過8.4GT/s，達到了前代DDR4最高速率的兩倍。更高的速率，帶來出色性能的同時，不可避免的提升了設計的困難。
挑戰1：串擾(Crosstalk)
DDR信號較多，走線較為密集，隨著信號速率的增加，傳輸線之間的串擾也會隨之增加。此外，DDR顆粒的引腳佈局，往往多個信號附近只有一個GND引腳，這就使得這些信號需要共用同一個返回路徑，更加增加了相互干擾的風險。
在圖中不難發現，單一傳輸線之間的串擾都在-25dB以下，這個是相對不錯的結果。然而，即使如此，在觀察眼圖時可以發現，串擾較為嚴重地減小了眼圖地張開程度。這就意味著，單獨從單一傳輸線的串擾角度上，並不能確切的得到串擾真實造成的影響，這給設計過程中，帶來了困難。
挑戰2：抖動(Jitter)
除了串擾外，抖動也是不能被忽視的問題。
在上圖可以看到，僅僅考慮隨機抖動後，眼圖的時間裕量就減小47%（27ps）。這意味著，如果忽視了抖動的影響，很容易對設計的質量的評估過優，最後造成實際產品的失敗。
挑戰3：碼間干擾(ISI)及均衡(Equation)
由於傳輸線的頻率選擇特性，頻率越高，傳輸線的插入損耗也會隨之增加，信號的衰減和碼間干擾的現象也會更加嚴重。
圖中傳輸線在1.2GHz時插損約在-10dB左右，而上升到3.2GHz後，插損達到了-30dB。對比眼圖可以發現，6.4Gbps時，由於ISI和衰減，眼圖已經完全閉合。
為此，DDR5引入了可調增益以及判決反饋均衡器(DFE)，減小ISI對相鄰bit的影響，用以改善眼圖閉合的情況。
與SERDES中使用的DFE不同的是，在SERDES中，DFE的時鐘信息可以由信號本身通過時鐘恢復獲得。而在DDR5中，由於DQ信號是通過DQS信號觸發的，所以需要將DQS作為時鐘信號，加入到DFE中去。最後形成的是雙輸入，單輸出的DFE。挑戰4：測試方法
低誤碼率：
在DDR5的協議草案中，要求在測試時系統的誤碼率要在10e-16以下，及最少需要5.3e9個UI，才能保證99.5%的置信水平。無論是在測試，還是仿真中，如此多的bit數都需要花費大量的時間。
虛擬探針：
由於DDR5引入了均衡器，所以最終的接受信號是經過均衡後的得到的結果。但是在測試時，往往只能直接測量到芯片BGA封裝上的信號波形。所以，需要通過軟件仿真或推測模擬出封裝以及均衡器的影響，再通過一個虛擬探針，獲得最後的波形進行分析。
Loop-back模式：
在DDR5芯片中，有一個RCD接口，可以將最後經過均衡處理的數據輸出。測試時可以利用這個接口，將輸入的信號與最後RCD 接口輸出的信號進行對比，獲得整個系統的誤碼率。
03 如何通過仿真及建模中的創新克服DDR5技術挑戰？
相對於測試而言，仿真能在較前期對設計進行評估，幫助工程師及時優化設計。這對減少產品風險以及因迭代優化產生的時間和成本有很大的幫助。同時，由於仿真允許在電路的任意節點檢測信號質量，也不存在DDR5測試過程中無法直接測量到均衡後信號的問題。
同時，針對DDR5這樣一個新的協議規則，在仿真中也必須要針對之前提到的一些挑戰做出一些創新。
通道仿真
正如上文提到的，DDR5協議草案中，有低誤碼率的要求。如果使用傳統的瞬態算法，就需要將5.3e9個bit逐一卷積計算，這將花費大量的時間，與仿真儘早，快速評估設計的初衷不符，也往往很難實現。
為此，在DDR5的仿真中，就必須使用類似於廣泛應用於SERDES仿真當中的通道仿真技術。
傳統適用於SERDES的通道仿真分成兩種模式，其一是逐bit模式(bit-by-bit)，這種方式會得到單個bit的階躍響應，在通過仿真器根據輸入的bit序列，將對應的階躍響應進行疊加。而另一種則是統計模式(statistical)，即整個系統的響應，包括抖動，串擾，均衡等，都是基於單個bit的階躍響應，根據概率密度分佈結果，經過數據後處理獲得。
由於DDR信號多為單端信號，與SERDES的差分信號不同。因此，應用在DDR上的通道仿真技術，還需要有一些改動。
首先是通道仿真技術所需要的階躍響應。差分信號的上升沿與下降沿是對稱的，因此只需要獲得單一的階躍響應進行通道仿真。而對於單端信號而言，上升時間和下降時間不再相同，這就意味著需要同時獲得上升和下降兩個階躍響應，同時，仿真器需要在信號上升和下降時使用對應階躍響應進行計算。
其次是時鐘問題。SERDES信號往往是通過時鐘恢復電路(CDR)，從信號本身恢復出時鐘信號。而DDR則不同，DQ信號由DQS信號觸發。這就需要仿真器具有時鐘觸發的功能。否則，如果依舊使用DQ信號本身進行時鐘恢復的話，會造成時域的偏移。下圖中，紅色部分為DQ時鐘恢復後結果，藍色為DQ由DQS觸發後的結果。可以看到，兩個結果在時間上存在一個偏移量。
最後是關於DDR的write-leveling功能。Write-leveling允許設備調整ClK信號與DQS信號之間的時間差。如果仿真器不能實現這個功能，會帶來不必要的調整。
在這裡需要注意的是，如果需要使用Rx端DFE的自適應模式，必須在bit-by-bit模式下進行仿真。而statistical模式下，只支持固定抽頭係數的仿真。
所以，如果需要仿真自適應DFE下的低誤碼率結果，可以首先使用bit-by-bit模式仿真足夠長的比特數，得到穩定的DFE係數。再使用statistical模式，讀入之前的抽頭係數進行仿真。
在ADS2015中，基於通道仿真技術改進而來的DDR BUS仿真器就已經被應用到DDR仿真中，並在更新中不斷完善，以應對DDR5仿真帶來的挑戰。
IBIS-AMI模型
在前代的DDR仿真中，IBIS模型已經得到了廣泛的應用。而DDR5與之前協議的一個很大的差別，就是需要在Rx使用可調增益和DFE的均衡方式對接收到的數據進行處理。這就給了IBIS-AMI模型發揮的舞臺。
IBIS-AMI模型不僅可以在保護IP的前提下滿足各種均衡的需要，而且作為一個通用模型，能在各種工具中進行使用。
當然，雖然IBIS-AMI模型已經在SERDES信號中被廣泛使用。但是這畢竟是第一次應用在單端信號中，有一些部分需要改進。
首先是直流偏置的問題。差分信號不存在直流偏置，因此在使用單端的IBIS-AMI模型進行均衡計算時，直流偏置必須可以通過算法解決。
第二點便是DQS提供時鐘信號的問題了。在前文中介紹過，DDR5的DFE均衡需要DQS提供時鐘信號。這就意味著，DDR5的IBIS-AMI模型，不僅需要有DQ信號的輸入端，還需要DQS信號的輸入，才能恢復出符合要求的信號。
在ADS2020 Update1中，Memory Designer已經支持IBIS-AMI模型在DDR5仿真中的應用，可以使用IBIS-AMI模型對於DDR5的均衡效果進行仿真。
04 DDR5仿真解決方案
針對之前提到的所有挑戰與創新，如上表所示，Keysight Pathwave平臺的SystemVue，ADS Memory Designer以及ADS SIPro提供了完整的解決方案。(以下案例中使用了Intel提供的IBIS-AMI模型)
SystemVue
SystemVue是一款被廣泛應用於AMI建模的軟件。用戶可以使用SystemVue中包含的通用算法模塊，快速的構建所需的均衡模型，同時完成AMI模型的編譯和仿真驗證。將原來可能需要花費一整年的AMI建模週期縮短到原有的四分之一。
首先，針對直流偏置，在BIRD197.7中，引入了一個新的參數DC_Offset來表示直流偏置。該參數作為一個固定值由EDA軟件定義。在處理波形時，就將DQ信號的直流分量進行抵消，從而保證進入Rx均衡算法中的是中心電壓為0V的波形。
在另一方面，針對DQ信號的DFE需要以DQS作為時鐘的問題，Keysight與Intel協作，一同提出了一個新的雙輸入單輸出的時域波形處理(getwave)函數long AMI_GetWave2()。使用該函數處理時域波形時，可以同時考慮DQ和DQS的輸入。保證在DFE均衡的時候，能夠從DQS中獲取時鐘信號進行計算。
Keysight Pathwave SystemVue可以提供完整的DDR5 AMI 建模解決方案，同時也是唯一一個能夠提供long AMI_GetWave2() 以支持DQ和DQS雙輸入的建模工具。
ADS SIPro
ADS SIPro是一款專用於PCB仿真的EM仿真工具。針對引腳眾多的DDR信號，SIPro中內置了DDR設置嚮導，可以幫助用戶快速進行DDR仿真設置。
用戶只需要選擇控制器及內存模塊，相應的網絡就會由軟件自動篩選提取。用戶勾選需要仿真的網絡名後，對應的仿真設置便會自動生成。整個過程只需要一分鐘左右的時間。
此外，SIPro可以快速準確的提取PCB信號的S參數，可信頻率高達40GHz。對於DDR中常見的共用返回路徑的情況，SIPro通過算法識別過孔區域，使用三維電磁場算法FEM，精確提取由此產生的串擾，保證仿真精度。
Memory Designer
ADS Memory Designer是ADS中專門針對DDR仿真定製的組件。其目的就是減小DDR仿真的複雜度，同時保證DDR仿真的效率和精度。
在Memory Designer中，只需要一張原理圖便可以分別進行通道和瞬態仿真。而由於總線形式的使用，則將傳統設置方法所需的數小時，縮減至數分鐘，同時也減小了設置錯誤的風險。
此外，Memory Designer中的DDR BUS仿真器，可以根據信號的上升與下降，使用對應的階躍響應，獲得正確的波形。如下圖所示，DDR BUS仿真器在上升沿與下降沿不對稱的情況下，有很高的精確度。
另一方面，基於Keysight成熟的通道仿真算法，DDR BUS仿真器可以根據AMI模型中的均衡算法，對信號進行均衡，同時可以準確預測在低誤碼率情況下的抖動對信號的影響。在下圖中也可以發現，當DQ與DQS存在時間差時，會造成眼圖的偏移。
05 ADS DDR5仿真實例
圖中顯示了在ADS Memory Designer環境中DDR5基本的仿真結構，所有信號以總線形式連接，設置過程只需要短短几分鐘。其中控制器和內存模塊都使用了IBIS-AMI模型，並且允許對AMI模型中的參數進行編輯。
圖中顯示了DDR5在ADS Memory Designer 中的仿真結果。可以發現，經過AMI模型中均衡算法處理的DQ信號，眼圖張開程度明顯增加。
以上介紹了DDR5帶來的挑戰，以及為了應對這些挑戰，Keysight Pathwave做出的創新與應對。
Keysight Pathwave平臺提供了完整的DDR5仿真流程及解決方案，是輔助DDR5設計，降低風險的不二選擇。
關於是德科技
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