介紹
便攜式設備的普及和無線通信技術的迅速發展使通信系統集成商不斷要求減少尺寸、重量輕、速度快和複雜的多功能產品。 因此，芯片製造商在開發工藝和封裝技術方面遇到了巨大的日益增長的需求，這些工藝和封裝技術除了對競爭性性能射頻(R F)模塊的嚴格要求外，還允許以較低的製造成本進行高水平的組件集成。 然而，由於我們的日常生活和社會經濟結構日益依賴現代電子產品，確保電子系統的可靠運行正變得越來越重要。 所有這些要求都要求設計工程師必須事先進行詳細的分析和測試，然後才能批量生產。 事實上，幾個射頻子系統最終將與其他不同的模塊一起運行，以及對由此產生的系統性能缺乏洞察力，這些意味著需要進行徹底的評估，以確保整體系統兼容性，這些因素還要考慮人力配置的成本。 在一些特定應用的集成電路(AS IC)和模塊中，需要不可避免的幾個重新設計週期，只有在大量生產的情況下，工程成本才是合理的。 認識到這一主題的重要性（即高效的射頻和微波模塊設計以及與其他集成系統之間的兼容性），半導體器件製造商繼續在研究和開發(R&D)方面進行巨大投資，儘管在工業設計流程和內部工具開發方面取得了進展，但確保集成射頻模塊的可靠性和高量產率仍然是一個突出的挑戰。
封裝技術
微電子工藝和封裝技術的最新進展使複雜的射頻電子系統能夠在單個芯片和緊湊尺寸模塊上集成。 每個應用都有不同的要求，在為特定應用選擇最佳封裝技術時，需要考慮許多因素。 知道最小可能的封裝芯片將永遠是芯片本身的大小，他們正在努力實現一個接近芯片大小的小尺寸封裝形式，因為它直接影響業務收入，從而能在競爭中保持領先。 然而，芯片尺寸的縮小對其靜電放電(ESD)敏感度有很大的影響，限制了其功率處理能力，加劇了寄生效應，特別是在無源器件中。 此外，芯片引腳數目越多，兩焊墊中心線跨距(pitch)越小，它們之間產生不必要的EM耦合的可能性越高。 在高精度性能器件中，器件封裝導致的少量不必要的耦合會導致器件的輸入和輸出外圍設備之間產生嚴重的隔離問題； 這通常可能是選擇性高精度帶通濾波器設計的情況下，其中耦合可能惡化帶外抑制的衰減水平，導致不滿足設計規格，最終產品的直通率受損。 因此，可以看出性能、成本和尺寸是射頻集成電路(RFICs)領域的主要市場驅動因素。
業界已經為半導體微電子器件開發了幾種封裝解決方案，無論是用於芯片級還是模塊級。 這些封裝的作用是提供運輸、處理和組裝器件所需的外殼或機械支持。 封裝還需要提供一種傳熱機制，以獲得更好的熱性能，通過保護半導體器件免受由於水分路徑和其它來源所引起的離子汙染來增加產品的壽命，並創建從芯片die組件到外部電路之間的電氣連接。 一般來說，封裝允許更高水平的組件集成，並取決於使用中的技術，它可以導致在大規模生產的情況下來顯著降低成本。
設計工程師可能不感興趣的封裝的另一種用途是封裝每一種特定技術的樣品，用於構造各種機械樣品，稱為芯片菊花鏈(SDC)樣品，主要用於機械和工藝設備的設置和評估。 這種類型的分析允許封裝工程師改進裝配過程，並建立關於故障的可能原因的良好知識，這在某種程度上可以成為設計工程師的重要信息。
一個射頻模塊封裝多芯片實現的混合技術可以包含不同的材料類型，如半導體，高導電合金，絕緣體和有機物。 封裝材料的選擇取決於多個因素，例如封裝的幾何形狀、熱膨脹係數、導熱係數，以及所需的封裝是密封的還是非密封的。 在封裝die組件或模塊的介質方面，RF器件的封裝解決方案可在兩個主要的類別中獲得。 這兩種解決方案包括模製(molded)和空氣腔封裝。 根據使用中的介質和設計公差，封裝材料的選擇可能會影響器件的響應。 高吸溼率的材料會導致在組裝過程中水分收集和爆炸時所謂的“爆米花”效應。 此外，輕質和低成本的封裝溶液通常是由聚合物材料而不是陶瓷和/或玻璃製成的。 這種模具（molded）材料與die直接接觸，是否是獨立die或在一個模塊中的伺服die，因此這些聚合物材料表現出比空氣更高的介電常數。 因此，一個成型的封裝將會經歷更高的寄生，可以限制器件的性能和影響健壯性設計。 另一方面，die材料可以提高導熱係數，並作為傳熱的附加路徑。 從成本和工藝複雜性的角度來看，模製封裝解決方案是比空氣腔更好的低成本和簡單的封裝方案。
1） 芯片系統（SoC）
在20世紀90年代中期，芯片(SOC)封裝系統的引入主要是為了解決與片外連接延遲增加有關的問題。 SoC是在其封裝下集成多種功能的單片芯片。 現代半導體制造技術能夠集成多種功能在單個芯片上，同時只需要很少或沒有額外的製造步驟。 然而，SOC在實現整個系統的高產率方面也面臨一些挑戰，因為SOC可能受到其集成組件之間的EM干擾，並且需要相對較長的設計週期才能獲得最佳性能。 另外，射頻前端(RFFE)組件，如開關和濾波器，很難使用標準硅芯片技術來實現。
2） 封裝系統（SoP）
封裝上的系統(SOP，System on package)包括一個單一的封裝，通過集成射頻無源組件(R LC元件)、天線、互補金屬氧化物半導體(CMOS)芯片和其他模擬芯片來提供射頻解決方案，這些芯片也可能有自己的封裝技術。 在SOP中，SOC可以很好地集成進來，因為射頻無源元件，如電容器和高Q電感，可以在封裝的襯底上製造。 使用SOP的另一個優點是它允許低延遲RF解決方案，因為較短的互連路徑是可行的，並使封裝具有更多的功能。 在單個SOP下，附加的功能可以包括嵌入式混合信號（即數字和模擬）器件，如開關、耦合器、濾波器、現場可編程門陣列(FPGAs)、天線和光電傳感組件，如圖1所示。 最重要的因素是，與其對應的SOC相比，SOP提供了一個低成本的解決方案，它減少了對分離組件的需求，從而減少了組裝的時間和總封裝尺寸。
與這種類型的封裝技術相關的挑戰可以包括增加的芯片組件和組件之間的電磁干擾和電磁兼容性(EMI/EMC)，難以清楚地瞭解其集成組件之間可能的設計權衡，以獲得最佳的系統級性能，以及由於封裝受限空間內操作器件數量增加而導致潛在的熱管理問題。
圖1、一個射頻收發模塊：說明SOP中的SOC
3）系統在封裝中（SiP）
堆疊集成電路，堆疊封裝，和/或堆疊die晶片封裝在一個模塊的封裝形式中即是所謂的系統在封裝中(SIP， system in package)。 由於其較小的形式因子，SiP優於SOC和SOP。 這是由於SiP需要相對較少的組件和器件之間的路由來實現預期的功能，這導致了低成本、低延遲的解決方案，並允許高水平的電路集成。 然而，SiP的複雜性帶來了一組設計挑戰，這些挑戰體現在SiP佈局可以採取的多種可能性、可以使用的多種器件堆疊方法從而讓使用多域設計和優化方法來分析模塊級性能存在困難。 隨著單位體積功率密度的增加，如果與2D填充封裝相比，3D-IC集成也面臨與芯片die堆疊的熱管理有關的挑戰。 此外，由於難以訪問和測試感興趣的組件或RF路徑，使得實驗室評估和性能故障排除可能具有挑戰性。
圖2說明了一個SiP解決方案，其中包括堆疊芯片擴展封裝(CSP， stacked-die chip scale packages)使用電線鍵連接和倒裝（flip-chips），而不是並排放置單獨的die。 圖2(A)中的三個die放置在彼此的頂部，以儘量減少印刷電路板(PCB)上的水平空間。 而圖2(B)顯示了三個dies晶片堆疊在一起，然後對它們進行切割，這代表了一種不同形式的SiP。
圖2
圖2、一個SiP說明(a)使用芯片級和外部線鍵互連的垂直堆疊dies；(b)垂直堆疊晶圓（wafers）
根據摩爾定律，超大規模集成(VLSI)技術中的晶體管數量每1.8年翻一番，這導致人們對解決互連建模、佈局構建、分析和可測試性等瓶頸的方法和技術的需求日益增長。在一個高度密集、複雜的系統中，片外互連可能會通過增加插入損耗、信號延遲、噪聲串擾和信號完整性問題而影響系統性能。 因此，垂直芯片集成已作為一種潛在的解決方案而被引入，以擴大現代SOC的能力，通過使多個晶片鍵合或裸die作為下一代封裝設計的替代解決方案，以實現改進的電氣性能，減少功耗，並通過縮短芯片到芯片之間的平均長度和片內互連，以實現更小的形狀因子。 這是可行的，使用某一種關鍵的互連解決方案：採用通過硅過孔(TSV，through-silicon via)技術，來實現垂直電氣連接。
