尽管DDR4已经逐渐普及了，但是SDRAM却并没有随之消失。在部分行业产品中，SDRAM应用依旧随处可见。业内几个大厂及台系产品一直在稳定供货，特意去看了下民族企业紫光也有量产SDRAM在供货，并且官网上提供了SDRAM ibis仿真文件。正好可以感受下民族力量。
结合一点浅显学习领悟，与大家共享下SDRAM信号质量仿真。
准备工作
仿真模型
仿真没模型，一切都免谈。当然没有正儿八经供应商的相应模型，也可以找找供应商竞争对手是否有提供。如果公司大，可以找供应商业务让提供仿真模型文件。上图我们也可到民族良心企业已经提供了仿真模型，可以直接下载。原创今日头条：卧龙会IT技术
对于SDRAM仿真，就两个模型，一个是CPU，一个是SDRAM。SDRAM相对还好说，hynix不行看samsung，再不行还有micron、winbond、Nanya等等；CPU仿真模型就只能靠自己了，这个大部分厂家不直接提供的。良心企业NXP主控提供的较多，实在不行还想锻炼下就找他家的下载下来学习下也可以。
有了也不要太高兴，找工具检查下是否有错误。碰到过多次ibis存在错误（不过都是小错误，好改），大错误也不会改。
此部分如果不清楚，网上讲ibis模型文章相对于来说很多。当然仿真不限于ibis模型一种，像啥spice、EBD、S参数等等都有，各有侧重也各有优缺点。Ibis目前使用广泛点，其实是容易获取点。为啥同意获取，因为不包含厂家相应内部工艺信息，看热闹起来就是简单的I-V曲线（这话会不会被打）。
Allegro部分
仿真网络选择：
如果不做EMI、SSN仿真，正常没必要每条网络都参与（甚至电源都可以用理想电源）。我们选择主要信号CLK、Data（最长、最短、中间）、Add（最长、最短、中间）、SD_BA、SD_WE、SD_CAS、SD_RAS、SD_DQM、SD_CS即可。
侧重确定Data、ADD中最长与最短网络，同时也增加长度居中的网络用来进行对比。
打开allegro规则约束，进入电气子菜单
Net中选择Total Etch length，进入后发现net长度都为空。如果这样参考后续操作进行确认。
Analyze菜单中选择analysis modes
确认Total etch length是否为on，如果不是选择设置为on，点击Apply。
选择项目执行Analyze，原创今日头条：卧龙会IT技术
执行完成后，可以看到我们需要的网络对应长度。
我们挑选ADDR12（Min）、ADDR5（Max）、ADDR9（Middle）、DQ3（Min）、DQ13（Max）、DQ8（Middle）作为仿真网络。
Allegro与siwave交互
通过Allegro生成anf、cmp文件，为后续siwave导入提前做好准备
如果你的allegro没有ansys子菜单，这个也很正常，因为这个不知道叫插件是否合适确实不是cadence自带的，同行是冤家（allegro本身也可以仿真，而且还有自家的sigrity）。如果没有这个需要安装ansys时候安装相应的CAD转换工具，安装时会提示选择相应的layout工具（cadence，pads），按照提示完成后就可以了。网上有相应教程，纯软件安装操作在此就不耽搁大家时间。
当然即使不装这个，对于allegro brd文件也可以选择其他方式导入。
此种方式也可以导入，但是对于软件版本有限制。最新版本17.2以上网上流传不能导入，本人没有尝试过。我还是喜欢传统的转换成anf、cmp这种方式导入。
Layout因为使用cadence allegro设计，此部分以allegro为参考。其他layout工具（PADS、Altium等）参考相应文档来完成前期准备工作，对于其他工具导入的一些小技巧及存在问题解决，卧龙会布布熊有单独在饭团进行过讲解及相应录制视频。
仿真设计
Siwave中操作
前边扯淡了许多，终于进入正式工作。
导入及检查
一切按照流程来，上述流程做完。然后就看到了你的layout了，如果板大器件模块多，此类简单仿真建议切割下，避免浪费时间和资源。原创今日头条：卧龙会IT技术
剩下CPU及SDRAM部分就可以了，其他的LCD、Audio、Ethernet、TP业务部分就全部不要了。
仿真电脑或者服务器是什么就设置什么了，其实就是为了快。
没有error就可以干后续的了，有了error那就先解决error。解决不掉error，那就没办法game over了。
叠层也看看，这个是layout攻城狮强项，不存在问题的。
设置port
添加Port
Port设置规则，参考就近地，上边设置为设置批量性的（芯片直连）类型，如果中间串个磁珠、对地加个电容等等，那就只能换个方式来搞搞了。原创今日头条：卧龙会IT技术
手动在相应串联并联器件端设置port，当然你也可以不设置，网络依旧是通的，这里没毛病。存在问题就是后期在designer中，我想调试下，比如串联电阻从33欧姆改为50欧姆，5pf对地电容不贴了，那对不起没法搞。为啥，因为这些器件top及参数都已经在SNP中了，要改只能改SNP。怎样改SNP？回过头来，在siwave中修改串联电阻值，deactive对地电容。
SDRAM CLK中串联电阻及对地电容
确认下port够不够，有没有错。人工下port，手抖没有放置在目标网络上。
求SNP
因为经过切割，仿真的网络不多，所以选用了set FWS generation parameter、Interpolating Sweep，这种方式比较耗资源（我们仿真网络简单）。
如果为发现生成SNP文件（传说中的S参数文件），参考下图进行转换
再次确认下SNP中port没有遗漏
Designer中操作
导入designer
有点凌乱是吧，我也觉得是这样，当然这个不影响使用。作为爱美的我们还是调整下。
导入ibis模型
选择相应要用到的pin，当然也可以全部都选（有的CPU上千pin，全部选耗费资源太大），服务器内存大等等硬件好可以任性。原创今日头条：卧龙会IT技术
连线
类似简单画下原理图，连连看
只搭建SD_CLK连接，先确认下。
SD_CLK仿真
CPU SD_CLK驱动等级
CPU SD_CLK相关参数设置
瞬时仿真设置
仿真结果
实测结果
差异确认
什么导致的这么大差异，仿真软件不靠谱。这个软件业内没人敢这么说；
人的技术不靠谱，确实有可能，这个经常有。
确认驱动等级、重现确认原理图、实际贴片、layout导入等等，基本都没有问题。电源导致（我们用的理想电源），有可能，但是没有这么大差异，这个明显看起来是容性负载过大导致。
应该是可恶的探头导致，可惜有源探头坏了，只能用这个500M 13pf的无源探头来顶着了。从测试频偏到现在，这个探头绕不过去呀。
既然这样，那就自己尝试加个探头在负载上看看。
简单探头模型，探头好了那就再次仿真下。原创今日头条：卧龙会IT技术
Winbond SDRAM ibis
紫光国芯ibis
总结
这个仿真主要用来简单讲述siwave+designer仿真流程，实际上仿真并不是一个按照SOP下来就能出来精确结果的。需要一定的基础，才来建立一个完整精确的模型，直至得到靠谱的结果。这篇文章只能做一个抛砖引玉，让大家对仿真产生兴趣。简单的仿真操作其实还是有必要了解下，带着问题不断学习，直至仿真出靠谱的结果。希望对大家有所帮助。
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