抬头笑笑咯J
为什么CPU制程工艺非要追求7nm甚至2nm，工艺越新进有什么好处？要想搞清楚这些问题，首先我们得认识下制程工艺7nm代表什么意思。
CPU制程工艺解读
制程工艺是CPU在量产时需要的，7nm这个实际代表的是栅栏长度。
什么是栅栏长度
如上图，晶体管结构中，电流从Source（源极）流入Drain（漏级），Gate（栅极）相当于闸门，主要负责控制两端源极和漏级的通断。
栅极的宽度则决定了电流通过时的损耗，表现出来就是手机常见的发热和功耗，宽度越窄，功耗越低。而栅极的最小宽度（栅长），就是XXnm工艺中的数值。
对于芯片制造商而言，主要就要不断升级技术，力求栅极宽度越窄越好。
一个CPU高达上百亿晶体管，所以缩小栅栏长度，带来的效率是几何级的。
制程工艺到1nm之后还能继续缩小吗？
其实从7nm开始，越往后研发难度越大，原因在于量子隧穿效应。
在量子力学里，量子隧穿效应指的是，像电子等微观粒子能够穿入或穿越位势垒的量子行为，尽管位势垒的高度大于粒子的总能量。在经典力学里，这是不可能发生的，但使用量子力学理论却可以给出合理解释。
简单点来讲，就是说制程工艺到一定程度下，电路与电路之间的距离降低到一定程度就会出现量子隧穿效应，这些电子呈现的是一种我们所不知道的规律进行运动，于是这些不可控制的电子造成了半导体的漏电率急剧上升，有太多的能源被浪费在控制电子运动上，自然不能发挥晶体管应该有的性能，宏观上表现为处理器的发热量增加，但是性能没有太大的变化。
不只是工艺，在良品率上来说，也是一大难题，空间越小生产难度越大，良品率的控制也越难。
总结
CPU制程工艺越新进，那么CPU的效率越高，而且这种效率是几何级的。所以在CPU的升级迭代中，制程工艺是重中之重。另外由于量子隧穿效应，栅栏缩小到一定程度，电子会不受控制，导致漏电率上升，而为了控制电子运动，需要投入一部分能源，虽然性能上没影响，但是硬件发热率会增加。
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非著名攻城狮
cpu制程工艺非要追求7nm、5nm甚至2nm，为什么要追求这么小？这就跟胖子、瘦子、小孩的饭量是一个道理。
体量越大所要占用的空间就越大、消耗就越大，吃的饭也就越多；
体量越小所要占用的空间就越小，消耗也越小，吃的饭也就越少；
如下图：胖子一顿要5碗米饭，瘦子一顿要2碗米饭，小孩一顿1碗米饭都会觉得多了。
CPU做小后，设备的体积就会减小
1946年世界上第一台电脑ENIAC在美国宾夕法尼亚大学大学诞生，使用了18800个真空管，长50英尺，宽30英尺，占地1500平方英尺，重达30吨，大约是一间半的教室大，六只大象那么重。并且ENIAC只能用于科学计算不能用作其他用途。
现在，微软的Surface Pro X平板电脑，长287毫米，宽208毫米，厚7.3毫米，并且带了WiFi、蓝牙、摄像头、触摸屏、陀螺仪等设备。方寸大小的CPU内就集成了几百亿个晶体管，能够实现各种各样的人机交互操作。
CPU做小后，功耗降低
第一台电脑ENIAC由18800个真空管、6万个电阻器，1万个电容器、1500多个继电器和6000个开关组成。ENIAC每小时耗电量超过150千瓦，相当于1500只100W灯泡同时点亮后的耗电总量，这个是相当惊人的耗电量，为此还专门配备了一台30吨重的冷却设备。
现在，手机只有巴掌大，却搭载了一颗强劲的CPU，配备了移动网络、陀螺仪、触摸屏、卫星定位、摄像头等设备。仅需要一块几千毫安的电池，就可以待机好几天。我们可以通过巴掌大的手机上网、 购物、看视频、玩游戏、移动支付等等。
CPU做小后，故障率低
第一台电脑ENIAC真空管的损耗率相当的高，几乎每15分钟就可能烧掉一只真空管，操作员需要花15分钟以上的时间才能找出坏掉的管子。
一块手机的SOC（手机的CPU）仅有一块硬币大小，却集成了数百亿的晶体管，这样晶体管因为是在较低的电压和电流下工作，基本上手机用到不想用了，SOC也不会坏。
晶体管取代电子管为电路小型化但又大规模集成奠定了基础
与电子管相比，晶体管具有更多的优越性：
1、晶体管构件没有消耗；
电子管会因为阴极原子的变化和惰性气体慢性漏气而逐渐劣质化；晶体管是不需要填充惰性气体，寿命一般比电子管长100到1000倍。
2、晶体管不需要预热，耗电能极少；
电子管需要加热灯丝产生自由电子才能工作，晶体管一开机就可以工作，所以晶体管耗电能是极少的。
举个例子：一台晶体管收音机只需要几节干电池就可以听半年以上，电子管的收音机就很难做到。
3、晶体管结实可靠；
普通晶体管的体积只有电子管的十分之一到百分之一，放热很少，耐冲击，耐振动。
CPU做小后主要有以下几个好处：
节能：晶体管大了，连接晶体管间的导线就要越粗越多，耗能就越大；晶体管做的越小，连接晶体管间的导线就要越小越少，电流可以走捷径，电阻力小，自然就节能。
性能提高：晶体管越小，同一块芯片单位面积内能工作的晶体管更多了，性能就更好。
减少成本和占用空间：芯片小了，一个硅片能做成更多的成品芯片，很大程度的降低了成本。我们的电脑、手机才可能做得更小、更薄。
终上所述，芯片的工艺制程越做越小是科学技术发展的必然产物，但以目前的工艺制程是不可能无限的做小。当工艺制程无限接近原子的大小时就会触碰到极限，到时候可能就会有新的技术取代现有的芯片工艺制程。
以上个人浅见，欢迎批评指正。
汇聚魔杖
在智能机性能越来越强悍的今天，最核心的处理器就变得尤为重要。其实从上世纪70年代起，处理器发展的速度就没有停下来过，从最初的180nm工艺到现在的14nm、7nm工艺，可以说制作工艺的进步带给了CPU更多进化的可能。
然而到了7nm以后，很多在 1Xnm大放异彩的半导体公司都在7nm制程处遭遇到了苦头，AMD御用代工厂商GF宣布无限期延期7nm制程工艺，英特尔的10nm制程更是跳票到2019年。目前仅剩下的7nm工艺也只有台积电能够在现阶段实现量产。今天与非网小编就来与大家探讨一些关于7nm工艺制程的问题。
也许有的看官还云里雾里，等会儿，先告诉我这个XX nm到底是啥意思？别急，下面就来说了。
XX nm制造工艺是什么概念？芯片的制造工艺常常用90nm、65nm、40nm、28nm、22nm、14nm来表示。现在的CPU内集成了以亿为单位的晶体管，这种晶体管由源极、漏极和位于他们之间的栅极所组成，电流从源极流入漏极，栅极则起到控制电流通断的作用。
所谓的XX nm其实指的是，CPU上形成的互补氧化物金属半导体场效应晶体管栅极的宽度，也被称为栅长。
栅长越短，则可以在相同尺寸的硅片上集成更多的晶体管——Intel曾经宣称将栅长从130nm减小到90nm时，晶体管所占面积将减小一半；在芯片晶体管集成度相当的情况下，使用更先进的制造工艺，芯片的面积和功耗就越小，成本也越低。
栅长可以分为光刻栅长和实际栅长，其中光刻栅长是由光刻技术所决定的。
由于在光刻中光存在衍射现象以及芯片制造中还要经历离子注入、蚀刻、等离子冲洗、热处理等步骤，因此会导致光刻栅长和实际栅长不一致的情况。
另外，同样的制程工艺下，实际栅长也会不一样，比如虽然三星也推出了14nm制程工艺的芯片，但其芯片的实际栅长和Intel的14nm制程芯片的实际栅长依然有一定差距。
实现7nm制程工艺为什么这么困难？在讨论7nm制程难度的时候，我们需要普及一个量子力学上的概念，这样子可以有助于我们理解为什么低制程的成本急剧提升，那就是量子隧穿效应。
在量子力学里，量子隧穿效应指的是，像电子等微观粒子能够穿入或穿越位势垒的量子行为，尽管位势垒的高度大于粒子的总能量。在经典力学里，这是不可能发生的，但使用量子力学理论却可以给出合理解释。
如果通俗点来讲，就是说制程工艺到一定程度下，电路与电路之间的距离降低到一定程度就会出现量子隧穿效应，这些电子呈现的是一种我们所不知道的规律进行运动，于是这些不可控制的电子造成了半导体的漏电率急剧上升，有太多的能源被浪费在控制电子运动上，自然不能发挥晶体管应该有的性能，宏观上表现为处理器的发热量增加，但是性能没有太大的变化。
然后我们再来讨论一下现阶段有哪些存在的问题：
首先从本质上来说，7nm已经是物理极限。缩短晶体管栅极的长度可以使CPU集成更多的晶体管或者有效减少晶体管的面积和功耗，并削减CPU的硅片成本。
正是因此，CPU生产厂商不遗余力地减小晶体管栅极宽度，以提高在单位面积上所集成的晶体管数量。
不过这种做法也会使电子移动的距离缩短，容易导致晶体管内部电子自发通过晶体管通道的硅底板进行的从负极流向正极的运动，也就是漏电。而且随着芯片中晶体管数量增加，原本仅数个原子层厚的二氧化硅绝缘层会变得更薄进而导致泄漏更多电子，随后泄漏的电流又增加了芯片额外的功耗。
其次，工艺的精度已经趋近于传统光刻机的极限，极紫外光刻机还无法用于大规模量产。传统光刻机的波长为193nm，通过浸液的方式可以使波长进一步缩短，再加上多次曝光的辅助，已经走到了14nm。可是到了7nm，这种方法光刻出来的线条误差越来越大，越来越难以控制。我们可以通过下图对比传统光刻机和极紫外光刻机的实际效果图，可以看出，传统光刻的方法误差确实很大。这种情况下，想要良率满足要求是极为困难的。
线宽逼近极限带来的电阻电容增大变得不可忽视，我们知道同样材质的前提下，越细的导线电阻越大。因此当工艺进入7nm，线上电阻已经变得非常大，Intel不得已采用贵技术钌来解决这个问题。除此之外，由于FinFET的Fin越来越小，控制其流过的电流也越来越困难。因此，不得已采用了增加Fin的高度来增强控制，可是这样又带来晶体管的电容更大从而速度变慢。下图展示了不同工艺的晶体管的各种参数，可以看出随这工艺升级，Fin的宽高比越来越大。
EDA工具支持的支持尚不完善，虽然每代工艺都会遇到此类问题，但是14nm/7nm工艺恰逢EDA工具尤其是后端设计工具更新换代，两个主流软件厂商均发布了所谓的次世代EDA工具。各种引擎的升级导致工具的bug数直线上升，而工艺带来的的挑战需要工具不断升级并增加性的功能，助长了工具开发和使用方面的挑战。
设计上的难度大幅增加，各个芯片设计公司希望通过工艺升级获得更高的性能，更低的功耗和更小的芯片面积。可是7nm在设计方面提出了更高的挑战。为了满足工艺厂商的生产规则，在设计阶段增加了大量的硬性规则，给芯片设计尤其是后端设计增加的很大难度。比如使用金属层上，对于底层金属，几乎是只能按照特定的pattern和方向使用，变通性大大降低。
7nm擂台，参与者仅剩三家
目前还在追求7nm制程工艺的厂商仅剩台积电，英特尔以及三星三家厂商。芯片代工讲究的是规模效应，前期投入的资金需要通过大量的芯片来平摊巨额的研发成本，同时芯片代工行业也是一个商业行为，企业追求是利润，如果没有利润，赔本的买卖相信大家都不愿意长期干下去。
在这个赢者通吃的行业中，像台积电凭借着率先实现的7nm工艺获得了大量的订单，而AMD也已经宣布未来的Zen 2和Navi显卡将会让台积电进行代工，海量的订单满足了台积电的7nm胃口，自然可以分摊巨额研发费用，同时还能赚取大量的利润进行更进一步的制程工艺中来，这种良性循环也让台积电的财报节节攀升。
作为拥有完整IC设计的三星和英特尔自然拥有大量的芯片需求来满足自己的芯片代工行业。即使没有代工，他们同样可以自主满足7nm工艺制程的产能。
而其他的芯片代工企业恐怕就过得不那么舒服了，例如格罗方德先进制程制造公司，没有了AMD最新的Zen 2以及Navi显卡的订单，自然推广7nm制程的动力就小了很多。没有订单也没有利润，导致没有足够的研发资金投入到先进制程工艺的研发中去。这样周而复始，自然也就退出了芯片行业的竞争中来。而整个芯片行业也伴随着门槛的提升处于寡头化的情形，除非有黑科技大幅降低先进制程的制造成本，玩得转现在和未来芯片代工的最终还是那几个科技巨头。
三大巨头的7nm制程现状
据悉，台积电预计将在2019年3月底开始量产7nm EUV工艺，EUV全称Extreme Ultraviolet Lithography，也就是极紫外光刻。此举将推动台积电的7nm芯片总销量占比提升至25%。同时消息人士指出，台积电有望在2019年第二季度开始5nm风险试产，值得一提的是，5nm的整个代际都将基于EUV工艺部署。台积电首席执行官CC Wei此前也透露，预计将在2019年上半年流片5nm，并在2020年上半年量产。
为与台积电一较高下，三星 7nm 不走寻常套路，也就是像台积电所选择的作法，使用 DUV机台，但通过多重曝光的方式搞定，后期再导入 EUV 机台来降低成本并提高性能。三星一开始就会导入 EUV ，目标是把 7nm 工艺的成本控制一步到位，创造更好的市场诱因。
然而 EUV 机台的调整难度极高，三星虽然前些时候宣布有所突破，但2018年主要还是试产，自家 7nm Exynos 方案虽有机会在 2018 年底提早量产，但因为预期良率低，肯定还是满足不了自家手机的需求，因此还是有一大部分的芯片必须求助高通，而高通此时与苹果几乎同时抢进台积电的产能，相较于三星的窘迫，凭借台积电的优秀良率与产能布局，对三星和其他客户的需求也就更能从容应付。
根据三星高管所说，他们在2019年下半年会量产7nm EUV工艺，2021年则会量产更先进的3nm GAA工艺。
而牙膏厂英特尔，目前10nm工艺还没量产，要到今年底才能首先出货移动版10nm冰湖处理器，2020年才有可能大规模量产桌面版、服务器版，但是下下代7nm EUV工艺会吸取10nm工艺上的教训，不会盲目追求高指标，量产进度会比10nm更顺利（希望如此），而工厂建设、设备安装调试需要两三年的时间，英特尔的7nm EUV工艺量产要到2021-2022年才有可能了。
目前在制造工艺上，中国与世界先进工艺节点依然存在较大差距。对于现在的中国半导体产业而言，是花费巨大人力物力财力去探索突破7nm物理极限，还是将现有工艺实现量产是值得郑重考虑的问题。在与非网小编看来，相对于耗费大量资源去研发新材料突破7nm物理极限，还不如脚踏实地地解决现实问题。
