【嘉德點評】上海瞻芯該項專利中所提供的半導體結構和製備方法，相較於同種器件而言，其電場強度能夠大幅降低，提高了半導體器件柵氧化層的可靠性。同時柵漏之間的電容也被大幅降低，從而極大的減少了開關功率的損耗。
集微網消息，近幾年，國內的碳化硅市場增速非常快，越來越多的企業開始使用碳化硅器件來替代傳統硅器件方案，上海瞻芯就是其中之一。上海瞻芯是一家由海歸博士領銜的碳化硅高科技芯片初創公司，致力於開發以碳化硅器件為核心的高性價比功率芯片和模塊產品。
傳統的平面型碳化硅金屬氧化物半導體場效應晶體管（Planar SiC MOSFET，例如垂直雙擴散金屬氧化物晶體管VDMOS）由於器件尺寸較大，影響了器件的特徵導通電阻，這會增加開關損耗，導致器件性能較差，並且，傳統的平面型碳化硅器件成本較高，不利於推廣利用。
為了解決上述問題，上海瞻芯申請了一項名為“半導體器件結構及其形成方法”的發明專利（申請號：201911217030 .7），申請人為上海瞻芯電子科技有限公司。
圖1 半導體器件結構形成流程圖
圖1示是此專利提出的一種半導體器件結構形成方法的流程圖，通過以上流程可以在襯底上生成第一介質層，並對第一介質層進行P型雜質離子注入和N型雜質離子注入，進而形成P-層及JFET層。然後將JEFT層的中間區域作為半導體器件結構的JFET區域，在JEFT區域兩側進行離子注入，形成半導體器件結構的體區域。接著再對該區域中的部分範圍內進行離子注入，這樣就會得到半導體器件結構的源極區域。
通過在半導體器件結構設置JFET區域，可以降低半導體器件的特徵導通電阻，從而增加導通速度並減少開關功率損耗。而且我們在JFET區域上設置P-區域之後，還可以提高器件的柵氧化可靠性，有效降低器件的柵漏電容，同時又能進一步降低開關功率損耗。
圖2 半導體器件結構的工藝流程示意圖
上圖是本專利提出的半導體器件結構的工藝流程的示意圖。我們可以從圖中看到，在凸起的表面會生成保護層5，並通過保護層5對未被凸起部覆蓋的JFET層進行離子注入，進而能得到體區域6。
源極區域的P+區域9與N+區域8相鄰，在注入N型離子時，可以通過第三介質層中未被牆覆蓋的區域（即N+區域8上方的區域）進行N型離子注入，以形成源極區域的N+區域8。在形成源極區域的N+區域8後，又能對相鄰（靠外）一側（與注入N型離子的區域不重疊，即P+區域9上方的區域）進行P型離子注入，進而形成源極區域的P+區域9。
採用上海瞻芯此專利中的方法得到的半導體器件，相較於同種器件而言，其電場強度能夠大幅降低，提高了半導體器件柵氧化層的可靠性。同時柵漏之間的電容也被大幅降低，從而極大的減少了開關功率的損耗。
在過去的一年中，全國半導體總投資達到700多億元，其中SiC材料相關項目涉及65億。國內SiC產業陣容不斷擴大，無論是襯底、外延，還是器件和模組，國內都湧現了一批如上海瞻芯一樣的優秀企業。希望在不久將來，能夠將產業鏈擴展到全球，爭取在全球市場佔有一席之地。
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