集微网消息，近日，东京工业大学工学院和索喜展开合作，联合开发设计了世界上最小的全数字锁相环（PLL）。
人工智能、5G蜂窝通信、物联网等新兴技术有望为社会带来革命性变革。为实现高性能SoC，半导体工艺制程变得越来越复杂，如何借由缩小工艺节点来提高芯片性能是目前面临的技术难点。
该电路通过与参考振荡器频率同步并输出相同或更高频率的信号。PLL统一整合时钟信号，通过振荡充当节拍器，为数字设备的稳定运行提供精确的时序参考。现有的PLL需要模拟组件，这些组件通常体积庞大并且难以实现小型化设计。
据悉，冈田健一教授领导的东京工业大学工学院和索喜展开合作，通过分数N分频PLL解决了业界这一技术难题。分数N分频PLL仅需要数字逻辑门，而无需大量的模拟组件，使得新的PLL非常适用在传统集成电路中。
在商业落地方面，分数N分频PLL可轻松集成至5nm以下先进制程工艺芯片中，其超高性能和低功耗的特点可以满足人工智能、物联网等最前沿的新兴技术应用。（校对/图图）
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