Cadence的allegro下修銅皮實例-01

立題簡介：

內容：介紹allegro下修銅皮實例-01；

作用：介紹allegro下修銅皮實例-01；

PCB環境：Cadence 16.6；

日期：2018-06-13；

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立題詳解：

對“Cadence的allegro”而言，在“allegro”下，對“銅皮”而言，在後期需要不斷進行調整，使其滿足設計需要；尤其是對“靜態銅”而言，很多情況下，由“動態銅”轉換為“靜態銅”時，在“通孔焊盤”處，會出現“銅皮DRC警告”，如下圖所示：

此類問題極為常見，在“中小規模線路板”中出現概率很高，在後期“修DRC”時，建議修復此類問題；因為：PCB板的最佳狀態為“無DRC警告”；更新檢查“DRC錯誤”可使用“DRC圖標”進行，如下所示：

截圖1：

截圖2：

有可通過“Display”-->“Status...”查看“PCB板”整體狀況，如下所示：

1、修銅皮背景

對“Cadence的allegro”下，“修銅皮”大部分是針對“靜態銅”而言原因有2點

i）、"靜態銅"大部分情況下，更適合出Gerber文件，可最大限度保證"所見即所得"；

ii）、"動態銅"大部分情況下，在執行"更新銅皮"後，出現"銅皮設置"自動變為"Disable"或"Rough"，而失去"自動避讓"的特性，必須手動調整為"Smooth"，否則"銅皮"將會把"所有走線全部覆蓋"，導致"Gerber文件"出錯，如下所示：

2、修銅皮舉例

對“Cadence的allegro”下，“修銅皮”實例如下：

首先，執行“Shape”-->“Edit Boundary”，自定義快捷鍵為“數字鍵6”，如下所示：

然後

，進入“修銅皮狀態”，對“靜態銅”的“邊緣輪廓”進行修正，如下所示：

截圖1：

截圖2：

如上圖所示，此時的“DRC錯誤消失”，即可完成對“靜態銅”的修正；