儘管DDR4已經逐漸普及了，但是SDRAM卻並沒有隨之消失。在部分行業產品中，SDRAM應用依舊隨處可見。業內幾個大廠及臺系產品一直在穩定供貨，特意去看了下民族企業紫光也有量產SDRAM在供貨，並且官網上提供了SDRAM ibis仿真文件。正好可以感受下民族力量。
結合一點淺顯學習領悟，與大家共享下SDRAM信號質量仿真。
準備工作
仿真模型
仿真沒模型，一切都免談。當然沒有正兒八經供應商的相應模型，也可以找找供應商競爭對手是否有提供。如果公司大，可以找供應商業務讓提供仿真模型文件。上圖我們也可到民族良心企業已經提供了仿真模型，可以直接下載。原創今日頭條：臥龍會IT技術
對於SDRAM仿真，就兩個模型，一個是CPU，一個是SDRAM。SDRAM相對還好說，hynix不行看samsung，再不行還有micron、winbond、Nanya等等；CPU仿真模型就只能靠自己了，這個大部分廠家不直接提供的。良心企業NXP主控提供的較多，實在不行還想鍛鍊下就找他家的下載下來學習下也可以。
有了也不要太高興，找工具檢查下是否有錯誤。碰到過多次ibis存在錯誤（不過都是小錯誤，好改），大錯誤也不會改。
此部分如果不清楚，網上講ibis模型文章相對於來說很多。當然仿真不限於ibis模型一種，像啥spice、EBD、S參數等等都有，各有側重也各有優缺點。Ibis目前使用廣泛點，其實是容易獲取點。為啥同意獲取，因為不包含廠家相應內部工藝信息，看熱鬧起來就是簡單的I-V曲線（這話會不會被打）。
Allegro部分
仿真網絡選擇：
如果不做EMI、SSN仿真，正常沒必要每條網絡都參與（甚至電源都可以用理想電源）。我們選擇主要信號CLK、Data（最長、最短、中間）、Add（最長、最短、中間）、SD_BA、SD_WE、SD_CAS、SD_RAS、SD_DQM、SD_CS即可。
側重確定Data、ADD中最長與最短網絡，同時也增加長度居中的網絡用來進行對比。
打開allegro規則約束，進入電氣子菜單
Net中選擇Total Etch length，進入後發現net長度都為空。如果這樣參考後續操作進行確認。
Analyze菜單中選擇analysis modes
確認Total etch length是否為on，如果不是選擇設置為on，點擊Apply。
選擇項目執行Analyze，原創今日頭條：臥龍會IT技術
執行完成後，可以看到我們需要的網絡對應長度。
我們挑選ADDR12（Min）、ADDR5（Max）、ADDR9（Middle）、DQ3（Min）、DQ13（Max）、DQ8（Middle）作為仿真網絡。
Allegro與siwave交互
通過Allegro生成anf、cmp文件，為後續siwave導入提前做好準備
如果你的allegro沒有ansys子菜單，這個也很正常，因為這個不知道叫插件是否合適確實不是cadence自帶的，同行是冤家（allegro本身也可以仿真，而且還有自家的sigrity）。如果沒有這個需要安裝ansys時候安裝相應的CAD轉換工具，安裝時會提示選擇相應的layout工具（cadence，pads），按照提示完成後就可以了。網上有相應教程，純軟件安裝操作在此就不耽擱大家時間。
當然即使不裝這個，對於allegro brd文件也可以選擇其他方式導入。
此種方式也可以導入，但是對於軟件版本有限制。最新版本17.2以上網上流傳不能導入，本人沒有嘗試過。我還是喜歡傳統的轉換成anf、cmp這種方式導入。
Layout因為使用cadence allegro設計，此部分以allegro為參考。其他layout工具（PADS、Altium等）參考相應文檔來完成前期準備工作，對於其他工具導入的一些小技巧及存在問題解決，臥龍會布布熊有單獨在飯糰進行過講解及相應錄製視頻。
仿真設計
Siwave中操作
前邊扯淡了許多，終於進入正式工作。
導入及檢查
一切按照流程來，上述流程做完。然後就看到了你的layout了，如果板大器件模塊多，此類簡單仿真建議切割下，避免浪費時間和資源。原創今日頭條：臥龍會IT技術
剩下CPU及SDRAM部分就可以了，其他的LCD、Audio、Ethernet、TP業務部分就全部不要了。
仿真電腦或者服務器是什麼就設置什麼了，其實就是為了快。
沒有error就可以幹後續的了，有了error那就先解決error。解決不掉error，那就沒辦法game over了。
疊層也看看，這個是layout攻城獅強項，不存在問題的。
設置port
添加Port
Port設置規則，參考就近地，上邊設置為設置批量性的（芯片直連）類型，如果中間串個磁珠、對地加個電容等等，那就只能換個方式來搞搞了。原創今日頭條：臥龍會IT技術
手動在相應串聯並聯器件端設置port，當然你也可以不設置，網絡依舊是通的，這裡沒毛病。存在問題就是後期在designer中，我想調試下，比如串聯電阻從33歐姆改為50歐姆，5pf對地電容不貼了，那對不起沒法搞。為啥，因為這些器件top及參數都已經在SNP中了，要改只能改SNP。怎樣改SNP？回過頭來，在siwave中修改串聯電阻值，deactive對地電容。
SDRAM CLK中串聯電阻及對地電容
確認下port夠不夠，有沒有錯。人工下port，手抖沒有放置在目標網絡上。
求SNP
因為經過切割，仿真的網絡不多，所以選用了set FWS generation parameter、Interpolating Sweep，這種方式比較耗資源（我們仿真網絡簡單）。
如果為發現生成SNP文件（傳說中的S參數文件），參考下圖進行轉換
再次確認下SNP中port沒有遺漏
Designer中操作
導入designer
有點凌亂是吧，我也覺得是這樣，當然這個不影響使用。作為愛美的我們還是調整下。
導入ibis模型
選擇相應要用到的pin，當然也可以全部都選（有的CPU上千pin，全部選耗費資源太大），服務器內存大等等硬件好可以任性。原創今日頭條：臥龍會IT技術
連線
類似簡單畫下原理圖，連連看
只搭建SD_CLK連接，先確認下。
SD_CLK仿真
CPU SD_CLK驅動等級
CPU SD_CLK相關參數設置
瞬時仿真設置
仿真結果
實測結果
差異確認
什麼導致的這麼大差異，仿真軟件不靠譜。這個軟件業內沒人敢這麼說；
人的技術不靠譜，確實有可能，這個經常有。
確認驅動等級、重現確認原理圖、實際貼片、layout導入等等，基本都沒有問題。電源導致（我們用的理想電源），有可能，但是沒有這麼大差異，這個明顯看起來是容性負載過大導致。
應該是可惡的探頭導致，可惜有源探頭壞了，只能用這個500M 13pf的無源探頭來頂著了。從測試頻偏到現在，這個探頭繞不過去呀。
既然這樣，那就自己嘗試加個探頭在負載上看看。
簡單探頭模型，探頭好了那就再次仿真下。原創今日頭條：臥龍會IT技術
Winbond SDRAM ibis
紫光國芯ibis
總結
這個仿真主要用來簡單講述siwave+designer仿真流程，實際上仿真並不是一個按照SOP下來就能出來精確結果的。需要一定的基礎，才來建立一個完整精確的模型，直至得到靠譜的結果。這篇文章只能做一個拋磚引玉，讓大家對仿真產生興趣。簡單的仿真操作其實還是有必要了解下，帶著問題不斷學習，直至仿真出靠譜的結果。希望對大家有所幫助。
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