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由於晶體管制造的複雜性，每代晶體管制程針對不同用途的製造技術版本，不同廠商的代次間統計算法也完全不同，單純用代次來比較並不準確。根據目前業界常用晶體管密度來衡量制程水平，英特爾最新10nm製程的晶體管密度堪比三星 EUV版本7nm製程。
英特爾發揮IDM優勢，優化電路設計達到比肩三星 7nm EUV微縮效果
根據技術指標(如下圖所示)可以看出，三星 7nm採用EUV後，明顯的貢獻在三星 7nm EUV的鰭片間距僅為英特爾的80%左右，然而英特爾的解決方案則是藉由設計端的優化。
例如減少Dummy Gate數量及Gate觸點位置設計在晶體管上方(Contact on active gate，COAG)等，不僅獲得良好的微縮效果更可減少製造端在製程上的負擔，使得英特爾 10nm閘極間距及金屬間距比肩三星 7nm EUV，併成功將10nm製程的晶體管密度提升至100.8 Mtr/mm2與三星 7nm EUV的101.23 Mtr/mm2同等水平，顯示三星的7nm EUV與英特爾的10nm技術水平相當。
面臨英特爾及三星的競爭，臺積電仍有其優勢
英特爾展示第三代10nm技術，向市場展現EUV並非製程微縮至10nm的必要條件，因此單就設計開發能力英特爾仍維持領先水平，臺積電則因多年來服務代工客戶的經驗累積出完善的設計規範(design rule)有助於客戶快速客製化芯片，最重要的是其穩定的良率表現深受客戶信賴。
三星則傾向挑戰領先同業採用EUV，以此提升自身製程技術來吸引客戶投單，然而從英特爾採用EUV的保守態度來看，EUV很可能仍有其不穩定因素存在(如缺乏商用光化圖形光罩檢測及EUV光罩護膜準備不及等)，三星能否駕馭EUV仍是一下挑戰，在此狀況下，客戶傾向採用能快速客製化良率穩定的臺積電機會最高。
文丨拓墣產業研究院 黃志宇
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